JPH02205955A - メモリ装置のエラー処理方式 - Google Patents

メモリ装置のエラー処理方式

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Publication number
JPH02205955A
JPH02205955A JP1025343A JP2534389A JPH02205955A JP H02205955 A JPH02205955 A JP H02205955A JP 1025343 A JP1025343 A JP 1025343A JP 2534389 A JP2534389 A JP 2534389A JP H02205955 A JPH02205955 A JP H02205955A
Authority
JP
Japan
Prior art keywords
error
data
memory
write
address
Prior art date
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Pending
Application number
JP1025343A
Other languages
English (en)
Inventor
Arata Futagami
二神 新
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP1025343A priority Critical patent/JPH02205955A/ja
Publication of JPH02205955A publication Critical patent/JPH02205955A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、エラー検出訂正手段を持つメモリ装置のエラ
ー処理に関し、特に、メモリのアドレスエラー、データ
エラーを効率的に制御できるメモリ装置のエラー処理方
式に関する。
7〔従来の技術〕 メモリ装置において、書き込み動作時に書き込みデータ
に関してエラーチェックビ・ノドを付加し、読み出し動
作時に読み出しデータにNビ・ノドの誤りが発生した場
合にはエラー訂正を可能とし、N+1ビツトの誤りが発
生した場合にはその誤り検出を可能とするメモリ装置の
エラー検出訂正方式は周知である。
また、本エラー検出訂正方式を改良し、アドレス情報に
関するエラー発生を検出/防止するエラー処理方式とし
て、既に特公昭63−51299号公報に記載されてい
るようにチェックビットの生成回路にアドレス情報のパ
リティ信号と書き込みデータ情報を入力してチェックビ
・ノドを生成し、読み出し動作時にメモリから読み出し
たデータ、チェックビット及び読み出し動作で使用した
アドレスの情報のパリティ信号をシンドローム生成回路
に入力し、出力結果であるシンドロームの値により、ア
ドレス情報のエラー、訂正不可能なデータエラーまたは
訂正可能なデータエラーを判定するエラー処理方式が提
案されている。ここでシンドロームとはエラー発生位置
の識別情報を意味しχいる。
しかし、この方法では、アドレスエラーを検出するため
にアドレス情報のパリティ信号しかエラー検出訂正回路
に入力しないため、アドレス情報については1ビツトエ
ラーしか検出できず、エラー検出能力が低い欠点がある
。また、読み出し動作時にエラー検出訂正を実施するた
め、書き込み動作時のアドレスエラーに関してメモリの
データ内容を保証できない。つまり、アドレスエラーの
発生により誤ったアドレスにデータを書き込み、該アド
レスのデータ内容を破壊する欠点がある。
〔発明が解決しようとする課題〕
本発明の目的は上記のような問題点を改善し、メモリ読
み出し動作及び書き込み動作時のメモリ装置のアドレス
エラー、データエラーを効率的に判定し、アドレスエラ
ーによる予期しない記憶領域からのデータの読み出し及
び予期しない記憶領域のデータの破壊を防止し、悟顔性
の高いメモリ装置を提供することにある。
〔課題を解決するための手段〕
上記のメモリ読み出し動作時のアドレスエラーデータエ
ラーを判定するため、本発明では、メモリに記憶された
データのエラーを検出訂正する手段を有するメモリ装置
において、前記エラー検出訂正手段により書き込み動作
時に書き込みアドレス及び書き込みデータに関してチェ
ックビットを生成し、書き込みデータと共にメモリに書
き込み、読み出し動作時にメモリから読み出したデータ
チェックビット及び読み出しアドレスを使用して前記エ
ラー検出手段によりシンドロームを生成し、その値によ
りアドレス情報Gこエラーを検出した場合及び訂正不可
能なデータエラーを検出した場合には読み出し動作エラ
ーと判断し、データ情報に訂正可能なデータエラーを検
出した場合には前記エラー検出訂正手段によりデータを
訂正することを特徴とする。
また、メモリ書き込み動作時のアドレスエラーデータエ
ラーを判定するため、本発明では、上記のメモリ装置に
おいてメモリとしてエラー検出訂正手段を有するものを
使用し、書き込み動作時にメモリ側において、書き込み
アドレス情報、書き込みデータ及びチェックビットから
メモリのエラー検出訂正手段によりシンドロームを生成
し、その値によりアドレス情報にエラーを検出した場合
及び訂正不可能なデータエラーを検出した場合には書き
込み動作エラーと判定し、データ情報に訂正可能なエラ
ーを検出した場合には訂正データをメモリに書き込むこ
とを特徴とする。
〔作 用〕
本発明では、読み出し動作時にメモリに格納されている
書き込みデータ及び書き込みデータとさき込みアドレス
から生成されたチェックビットを使用してエラー検出訂
正手段によりシンドロームを生成し、その値から容易に
アドレスエラー、データエラーを判定することが可能と
なる。このため、アドレス情報にエラーを検出した場合
及び訂正不可能なデータエラーを検出した場合には読み
出し動作エラーと判断し、予期しない記憶領域の読み出
し及び誤りデータの返送を防止することができ、データ
情報に訂正可能なデータエラーを検出した場合にはエラ
ー検出訂正手段によりデータを訂正できる。
また、メモリとしてエラー検出訂正手段を有するものを
使用することにより、書き込み動作時にメモリ側におい
て、書き込みアドレス情報、書き込みデータ及びチェッ
クピットからエラー検出訂正手段によりシンドロームを
生成し、その値から容易にアドレスエラー、データエラ
ーを判定することが可能となる。このため、アドレス情
報にエラーを検出した場合及び訂正不可能なデータエラ
ーを検出した場合には書き込み動作エラーと判定し、予
期しない記憶領域への書き込み及び誤りデータの書き込
みを防止することができる。
〔実施例〕
以下、本発明の実施例を図面により説明する。
本実施例では誤り検出訂正用のチェックピットとして1
ビット誤り訂正、2ビット誤り検出可能な符号系(EC
Cコード)を使用し、メモリとしてはダイナミックメモ
リ素子(DRAM)を使用する。
第1図は、本発明によるメモリ装置の第1の実施例であ
る。
本実施例のメモリ装置では、ECC生成回路1゜ECC
チェック回路2.エラー訂正回路3.制御部4.メモリ
5からなる。ECC生成回路1は、書き込みアドレス及
び書き込みデータを入力し、ECCコードを生成する。
ECCチェック回路2は、読み出しアドレス、読み出し
データ及びECCコードを入力してシンドロームを生成
し、その値によりアドレスエラー、データエラーを判定
する。エラー訂正回路3はシンドローム及び読み出しデ
ータを入力し、訂正可能なデータエラーの場合には読み
出しデータを訂正する。制御部4はメモリ書き込み、読
み出し動作で必要なRAS/CAs等の制御信号を生成
する。メモリ5は書き込みデータ及びECCコードを格
納する。
本実施例によるメモリ書き込み動作及び読み出し動作の
エラー処理手順を以下に説明する。
[メモリ書き込み動作1 (11ECC生成回路で生成したECCコード及び書き
込みデータをメモリ書き込む。
[メモリ読み出し動作1 (1)  メモリに格納されたデータ及びECCコード
を読み出す。
(21ECCチ工ツク回路によりアドレスエラーデータ
エラーを判定し、アドレスエラー(アドレス情報内の1
ビツトまたは2ビツトエラー)または訂正不可能なデー
タエラーくデータ情報内の2ビツトエラー)の場合には
読み出し動作エラーとして処理し、訂正可能なデータエ
ラーくデータ情報内の1ビツトエラー)の場合にはエラ
ー訂正回路の訂正データをアクセス要求装置に返送する
次に本発明の別の実施例にづいて説明する。本発明の第
2の実施例の構成は第1図におけるメモリを第2図のメ
モリセルに置き換えたものに対応する0本メモリ装置は
、ECCチェック回路2゜エラー訂正回路3.制御部4
.メモリセル6からなる。ECCチェック回路2は、書
き込みアドレス、書き込みデータ及びECCコードを入
力してシンドロームを生成し、その値によりアドレスエ
ラー、データエラーを判定する。エラー訂正回路3はシ
ンドローム及び書き込みデータを入力し、訂正可能なデ
ータエラーの場合には書き込みデータを訂正する。制御
部4はメモリセル6へのデータ書き込み、読み出し動作
で必要な制御信号を生成する。メモリセル6は書き込み
データ及びECCコードを格納する。
本実施例によるメモリ書き込み動作のエラー処理手順を
以下に説明する。なお、読み出し動作については本発明
第1の実施例で説明したメモリ読み出し動作と同じであ
る(メモリ装置側のエラー検出訂正手段は機能しない)
[メモリ書き込み動作] +1)ECC生成回路で生成したECCコード及び書き
込みデータをメモリに書き込む。
(2)  メモリ装置側のECCチェック回路によりア
ドレスエラー5データエラーを判定し、アドレスエラー
(アドレス情報内の1ビツトまたは2ビツトエラー)ま
たは訂正不可能なデータエラー(データ情報内の2ビツ
トエラー)の場合には書き込み動作エラーとして処理し
、訂正可能なデータエラー(データ情報内の1ビツトエ
ラー)の場合にはエラー訂正回路の訂正データをメモリ
セルに書き込む。
上記の実施例では、lワード単位のメモリ書き込み、読
み出し動作等に限定して説明したが、以下の場合にも同
様の効果が得られる。
(1)  ベージモード、スタチックカラムモードの連
続アクセス機能を持つメモリを使用した場合、連続アク
セスを構成するlワード毎のアクセス単位に上記のエラ
ー処理方式を適用することにより同様の効果が得られる
(2)  エラー検出訂正符号として1ビツト以上のエ
ラー検出訂正が可能なものを使用しても同様の効果が得
られる。
(3)  メモリとしてスタティックRAMを使用して
もDRAMを使用した場合と同様の効果が得られる。
〔発明の効果〕
本発明によれば、エラー検出訂正回路の入力情報として
データ及び全アドレス情報を使用することにより、メモ
リ読み出し動作時及び書き込み動作時のメモリ装置内の
アドレスエラー、データエラーを効率的に判定し、アド
レスエラーによる予期しない記憶領域からのデータの読
み出し及び予期しない記憶領域のデータの破壊を防止し
、信転性の高いメモリ装置を提供することができる。
【図面の簡単な説明】
第1図は本発明によるメモリ装置の構成図である。第2
図は本発明によるメモリ装置の別の実施例としての構成
図である。 1・・・ECC生成回路 2・・・ECCチェック回路 3・・・エラー訂正回路 4・・・制御部 5・・・メモリ 6・・・メモリセル 特許出願人 日本電信電話株式会社 代理人 弁理士 玉 蟲 久五部 (外1名)

Claims (1)

  1. 【特許請求の範囲】 1、メモリに記憶されたデータのエラーを検出訂正する
    手段を有するメモリ装置において、前記エラー検出訂正
    手段によりメモリ書き込み動作時に書き込みアドレス及
    び書き込みデータに関してチェックビットを生成し、書
    き込みデータと共にメモリに書き込み、読み出し動作時
    にメモリから読み出したデータ、チェックビット及び読
    み出しアドレスを使用して前記エラー検出訂正手段によ
    りエラーの発生をチェックし、アドレス情報にエラーを
    検出した場合及び訂正不可能なデータエラーを検出した
    場合には読み出し動作エラーと判断し、データ情報に訂
    正可能なデータエラーを検出した場合には前記エラー検
    出訂正手段によりデータを訂正することを特徴とするメ
    モリ装置のエラー処理方式。 2、請求項1記載のメモリ装置においてエラー検出訂正
    手段を有するメモリを使用し、書き込み動作時にメモリ
    側において、書き込みアドレス情報、書き込みデータ及
    びチェックビットからメモリのエラー検出訂正手段によ
    りエラーの発生をチェックし、アドレス情報にエラーを
    検出した場合及び訂正不可能なデータエラーを検出した
    場合には書き込み動作エラーと判定し、データ情報に訂
    正可能なエラーを検出した場合には訂正データをメモリ
    に書き込むことを特徴とするメモリ装置のエラー処理方
    式。
JP1025343A 1989-02-03 1989-02-03 メモリ装置のエラー処理方式 Pending JPH02205955A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006293982A (ja) * 2005-04-11 2006-10-26 Hynix Semiconductor Inc アクセス時間が減少したフラッシュメモリ装置
DE102022111126A1 (de) 2022-05-05 2023-11-09 Infineon Technologies Ag Datenverarbeitungsvorrichtung und verfahren zum prüfen der integrität eines speichers

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Publication number Priority date Publication date Assignee Title
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JPS6049451A (ja) * 1983-08-29 1985-03-18 Fujitsu Ltd デ−タチェック方式

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