JPH02205955A - メモリ装置のエラー処理方式 - Google Patents
メモリ装置のエラー処理方式Info
- Publication number
- JPH02205955A JPH02205955A JP1025343A JP2534389A JPH02205955A JP H02205955 A JPH02205955 A JP H02205955A JP 1025343 A JP1025343 A JP 1025343A JP 2534389 A JP2534389 A JP 2534389A JP H02205955 A JPH02205955 A JP H02205955A
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- 238000001514 detection method Methods 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 6
- 238000003672 processing method Methods 0.000 claims description 4
- 208000011580 syndromic disease Diseases 0.000 abstract description 12
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、エラー検出訂正手段を持つメモリ装置のエラ
ー処理に関し、特に、メモリのアドレスエラー、データ
エラーを効率的に制御できるメモリ装置のエラー処理方
式に関する。
ー処理に関し、特に、メモリのアドレスエラー、データ
エラーを効率的に制御できるメモリ装置のエラー処理方
式に関する。
７〔従来の技術〕
メモリ装置において、書き込み動作時に書き込みデータ
に関してエラーチェックビ・ノドを付加し、読み出し動
作時に読み出しデータにＮビ・ノドの誤りが発生した場
合にはエラー訂正を可能とし、Ｎ＋１ビツトの誤りが発
生した場合にはその誤り検出を可能とするメモリ装置の
エラー検出訂正方式は周知である。
に関してエラーチェックビ・ノドを付加し、読み出し動
作時に読み出しデータにＮビ・ノドの誤りが発生した場
合にはエラー訂正を可能とし、Ｎ＋１ビツトの誤りが発
生した場合にはその誤り検出を可能とするメモリ装置の
エラー検出訂正方式は周知である。
また、本エラー検出訂正方式を改良し、アドレス情報に
関するエラー発生を検出／防止するエラー処理方式とし
て、既に特公昭６３−５１２９９号公報に記載されてい
るようにチェックビットの生成回路にアドレス情報のパ
リティ信号と書き込みデータ情報を入力してチェックビ
・ノドを生成し、読み出し動作時にメモリから読み出し
たデータ、チェックビット及び読み出し動作で使用した
アドレスの情報のパリティ信号をシンドローム生成回路
に入力し、出力結果であるシンドロームの値により、ア
ドレス情報のエラー、訂正不可能なデータエラーまたは
訂正可能なデータエラーを判定するエラー処理方式が提
案されている。ここでシンドロームとはエラー発生位置
の識別情報を意味しχいる。
関するエラー発生を検出／防止するエラー処理方式とし
て、既に特公昭６３−５１２９９号公報に記載されてい
るようにチェックビットの生成回路にアドレス情報のパ
リティ信号と書き込みデータ情報を入力してチェックビ
・ノドを生成し、読み出し動作時にメモリから読み出し
たデータ、チェックビット及び読み出し動作で使用した
アドレスの情報のパリティ信号をシンドローム生成回路
に入力し、出力結果であるシンドロームの値により、ア
ドレス情報のエラー、訂正不可能なデータエラーまたは
訂正可能なデータエラーを判定するエラー処理方式が提
案されている。ここでシンドロームとはエラー発生位置
の識別情報を意味しχいる。
しかし、この方法では、アドレスエラーを検出するため
にアドレス情報のパリティ信号しかエラー検出訂正回路
に入力しないため、アドレス情報については１ビツトエ
ラーしか検出できず、エラー検出能力が低い欠点がある
。また、読み出し動作時にエラー検出訂正を実施するた
め、書き込み動作時のアドレスエラーに関してメモリの
データ内容を保証できない。つまり、アドレスエラーの
発生により誤ったアドレスにデータを書き込み、該アド
レスのデータ内容を破壊する欠点がある。
にアドレス情報のパリティ信号しかエラー検出訂正回路
に入力しないため、アドレス情報については１ビツトエ
ラーしか検出できず、エラー検出能力が低い欠点がある
。また、読み出し動作時にエラー検出訂正を実施するた
め、書き込み動作時のアドレスエラーに関してメモリの
データ内容を保証できない。つまり、アドレスエラーの
発生により誤ったアドレスにデータを書き込み、該アド
レスのデータ内容を破壊する欠点がある。
本発明の目的は上記のような問題点を改善し、メモリ読
み出し動作及び書き込み動作時のメモリ装置のアドレス
エラー、データエラーを効率的に判定し、アドレスエラ
ーによる予期しない記憶領域からのデータの読み出し及
び予期しない記憶領域のデータの破壊を防止し、悟顔性
の高いメモリ装置を提供することにある。
み出し動作及び書き込み動作時のメモリ装置のアドレス
エラー、データエラーを効率的に判定し、アドレスエラ
ーによる予期しない記憶領域からのデータの読み出し及
び予期しない記憶領域のデータの破壊を防止し、悟顔性
の高いメモリ装置を提供することにある。
上記のメモリ読み出し動作時のアドレスエラーデータエ
ラーを判定するため、本発明では、メモリに記憶された
データのエラーを検出訂正する手段を有するメモリ装置
において、前記エラー検出訂正手段により書き込み動作
時に書き込みアドレス及び書き込みデータに関してチェ
ックビットを生成し、書き込みデータと共にメモリに書
き込み、読み出し動作時にメモリから読み出したデータ
。
ラーを判定するため、本発明では、メモリに記憶された
データのエラーを検出訂正する手段を有するメモリ装置
において、前記エラー検出訂正手段により書き込み動作
時に書き込みアドレス及び書き込みデータに関してチェ
ックビットを生成し、書き込みデータと共にメモリに書
き込み、読み出し動作時にメモリから読み出したデータ
。
チェックビット及び読み出しアドレスを使用して前記エ
ラー検出手段によりシンドロームを生成し、その値によ
りアドレス情報Ｇこエラーを検出した場合及び訂正不可
能なデータエラーを検出した場合には読み出し動作エラ
ーと判断し、データ情報に訂正可能なデータエラーを検
出した場合には前記エラー検出訂正手段によりデータを
訂正することを特徴とする。
ラー検出手段によりシンドロームを生成し、その値によ
りアドレス情報Ｇこエラーを検出した場合及び訂正不可
能なデータエラーを検出した場合には読み出し動作エラ
ーと判断し、データ情報に訂正可能なデータエラーを検
出した場合には前記エラー検出訂正手段によりデータを
訂正することを特徴とする。
また、メモリ書き込み動作時のアドレスエラーデータエ
ラーを判定するため、本発明では、上記のメモリ装置に
おいてメモリとしてエラー検出訂正手段を有するものを
使用し、書き込み動作時にメモリ側において、書き込み
アドレス情報、書き込みデータ及びチェックビットから
メモリのエラー検出訂正手段によりシンドロームを生成
し、その値によりアドレス情報にエラーを検出した場合
及び訂正不可能なデータエラーを検出した場合には書き
込み動作エラーと判定し、データ情報に訂正可能なエラ
ーを検出した場合には訂正データをメモリに書き込むこ
とを特徴とする。
ラーを判定するため、本発明では、上記のメモリ装置に
おいてメモリとしてエラー検出訂正手段を有するものを
使用し、書き込み動作時にメモリ側において、書き込み
アドレス情報、書き込みデータ及びチェックビットから
メモリのエラー検出訂正手段によりシンドロームを生成
し、その値によりアドレス情報にエラーを検出した場合
及び訂正不可能なデータエラーを検出した場合には書き
込み動作エラーと判定し、データ情報に訂正可能なエラ
ーを検出した場合には訂正データをメモリに書き込むこ
とを特徴とする。
本発明では、読み出し動作時にメモリに格納されている
書き込みデータ及び書き込みデータとさき込みアドレス
から生成されたチェックビットを使用してエラー検出訂
正手段によりシンドロームを生成し、その値から容易に
アドレスエラー、データエラーを判定することが可能と
なる。このため、アドレス情報にエラーを検出した場合
及び訂正不可能なデータエラーを検出した場合には読み
出し動作エラーと判断し、予期しない記憶領域の読み出
し及び誤りデータの返送を防止することができ、データ
情報に訂正可能なデータエラーを検出した場合にはエラ
ー検出訂正手段によりデータを訂正できる。
書き込みデータ及び書き込みデータとさき込みアドレス
から生成されたチェックビットを使用してエラー検出訂
正手段によりシンドロームを生成し、その値から容易に
アドレスエラー、データエラーを判定することが可能と
なる。このため、アドレス情報にエラーを検出した場合
及び訂正不可能なデータエラーを検出した場合には読み
出し動作エラーと判断し、予期しない記憶領域の読み出
し及び誤りデータの返送を防止することができ、データ
情報に訂正可能なデータエラーを検出した場合にはエラ
ー検出訂正手段によりデータを訂正できる。
また、メモリとしてエラー検出訂正手段を有するものを
使用することにより、書き込み動作時にメモリ側におい
て、書き込みアドレス情報、書き込みデータ及びチェッ
クピットからエラー検出訂正手段によりシンドロームを
生成し、その値から容易にアドレスエラー、データエラ
ーを判定することが可能となる。このため、アドレス情
報にエラーを検出した場合及び訂正不可能なデータエラ
ーを検出した場合には書き込み動作エラーと判定し、予
期しない記憶領域への書き込み及び誤りデータの書き込
みを防止することができる。
使用することにより、書き込み動作時にメモリ側におい
て、書き込みアドレス情報、書き込みデータ及びチェッ
クピットからエラー検出訂正手段によりシンドロームを
生成し、その値から容易にアドレスエラー、データエラ
ーを判定することが可能となる。このため、アドレス情
報にエラーを検出した場合及び訂正不可能なデータエラ
ーを検出した場合には書き込み動作エラーと判定し、予
期しない記憶領域への書き込み及び誤りデータの書き込
みを防止することができる。
以下、本発明の実施例を図面により説明する。
本実施例では誤り検出訂正用のチェックピットとして１
ビット誤り訂正、２ビット誤り検出可能な符号系（ＥＣ
Ｃコード）を使用し、メモリとしてはダイナミックメモ
リ素子（ＤＲＡＭ）を使用する。
ビット誤り訂正、２ビット誤り検出可能な符号系（ＥＣ
Ｃコード）を使用し、メモリとしてはダイナミックメモ
リ素子（ＤＲＡＭ）を使用する。
第１図は、本発明によるメモリ装置の第１の実施例であ
る。
る。
本実施例のメモリ装置では、ＥＣＣ生成回路１゜ＥＣＣ
チェック回路２．エラー訂正回路３．制御部４．メモリ
５からなる。ＥＣＣ生成回路１は、書き込みアドレス及
び書き込みデータを入力し、ＥＣＣコードを生成する。
チェック回路２．エラー訂正回路３．制御部４．メモリ
５からなる。ＥＣＣ生成回路１は、書き込みアドレス及
び書き込みデータを入力し、ＥＣＣコードを生成する。
ＥＣＣチェック回路２は、読み出しアドレス、読み出し
データ及びＥＣＣコードを入力してシンドロームを生成
し、その値によりアドレスエラー、データエラーを判定
する。エラー訂正回路３はシンドローム及び読み出しデ
ータを入力し、訂正可能なデータエラーの場合には読み
出しデータを訂正する。制御部４はメモリ書き込み、読
み出し動作で必要なＲＡＳ／ＣＡｓ等の制御信号を生成
する。メモリ５は書き込みデータ及びＥＣＣコードを格
納する。
データ及びＥＣＣコードを入力してシンドロームを生成
し、その値によりアドレスエラー、データエラーを判定
する。エラー訂正回路３はシンドローム及び読み出しデ
ータを入力し、訂正可能なデータエラーの場合には読み
出しデータを訂正する。制御部４はメモリ書き込み、読
み出し動作で必要なＲＡＳ／ＣＡｓ等の制御信号を生成
する。メモリ５は書き込みデータ及びＥＣＣコードを格
納する。
本実施例によるメモリ書き込み動作及び読み出し動作の
エラー処理手順を以下に説明する。
エラー処理手順を以下に説明する。
［メモリ書き込み動作１
（１１ＥＣＣ生成回路で生成したＥＣＣコード及び書き
込みデータをメモリ書き込む。
込みデータをメモリ書き込む。
［メモリ読み出し動作１
（１） メモリに格納されたデータ及びＥＣＣコード
を読み出す。
を読み出す。
（２１ＥＣＣチ工ツク回路によりアドレスエラーデータ
エラーを判定し、アドレスエラー（アドレス情報内の１
ビツトまたは２ビツトエラー）または訂正不可能なデー
タエラーくデータ情報内の２ビツトエラー）の場合には
読み出し動作エラーとして処理し、訂正可能なデータエ
ラーくデータ情報内の１ビツトエラー）の場合にはエラ
ー訂正回路の訂正データをアクセス要求装置に返送する
。
エラーを判定し、アドレスエラー（アドレス情報内の１
ビツトまたは２ビツトエラー）または訂正不可能なデー
タエラーくデータ情報内の２ビツトエラー）の場合には
読み出し動作エラーとして処理し、訂正可能なデータエ
ラーくデータ情報内の１ビツトエラー）の場合にはエラ
ー訂正回路の訂正データをアクセス要求装置に返送する
。
次に本発明の別の実施例にづいて説明する。本発明の第
２の実施例の構成は第１図におけるメモリを第２図のメ
モリセルに置き換えたものに対応する０本メモリ装置は
、ＥＣＣチェック回路２゜エラー訂正回路３．制御部４
．メモリセル６からなる。ＥＣＣチェック回路２は、書
き込みアドレス、書き込みデータ及びＥＣＣコードを入
力してシンドロームを生成し、その値によりアドレスエ
ラー、データエラーを判定する。エラー訂正回路３はシ
ンドローム及び書き込みデータを入力し、訂正可能なデ
ータエラーの場合には書き込みデータを訂正する。制御
部４はメモリセル６へのデータ書き込み、読み出し動作
で必要な制御信号を生成する。メモリセル６は書き込み
データ及びＥＣＣコードを格納する。
２の実施例の構成は第１図におけるメモリを第２図のメ
モリセルに置き換えたものに対応する０本メモリ装置は
、ＥＣＣチェック回路２゜エラー訂正回路３．制御部４
．メモリセル６からなる。ＥＣＣチェック回路２は、書
き込みアドレス、書き込みデータ及びＥＣＣコードを入
力してシンドロームを生成し、その値によりアドレスエ
ラー、データエラーを判定する。エラー訂正回路３はシ
ンドローム及び書き込みデータを入力し、訂正可能なデ
ータエラーの場合には書き込みデータを訂正する。制御
部４はメモリセル６へのデータ書き込み、読み出し動作
で必要な制御信号を生成する。メモリセル６は書き込み
データ及びＥＣＣコードを格納する。
本実施例によるメモリ書き込み動作のエラー処理手順を
以下に説明する。なお、読み出し動作については本発明
第１の実施例で説明したメモリ読み出し動作と同じであ
る（メモリ装置側のエラー検出訂正手段は機能しない）
。
以下に説明する。なお、読み出し動作については本発明
第１の実施例で説明したメモリ読み出し動作と同じであ
る（メモリ装置側のエラー検出訂正手段は機能しない）
。
［メモリ書き込み動作］
＋１）ＥＣＣ生成回路で生成したＥＣＣコード及び書き
込みデータをメモリに書き込む。
込みデータをメモリに書き込む。
（２） メモリ装置側のＥＣＣチェック回路によりア
ドレスエラー５データエラーを判定し、アドレスエラー
（アドレス情報内の１ビツトまたは２ビツトエラー）ま
たは訂正不可能なデータエラー（データ情報内の２ビツ
トエラー）の場合には書き込み動作エラーとして処理し
、訂正可能なデータエラー（データ情報内の１ビツトエ
ラー）の場合にはエラー訂正回路の訂正データをメモリ
セルに書き込む。
ドレスエラー５データエラーを判定し、アドレスエラー
（アドレス情報内の１ビツトまたは２ビツトエラー）ま
たは訂正不可能なデータエラー（データ情報内の２ビツ
トエラー）の場合には書き込み動作エラーとして処理し
、訂正可能なデータエラー（データ情報内の１ビツトエ
ラー）の場合にはエラー訂正回路の訂正データをメモリ
セルに書き込む。
上記の実施例では、ｌワード単位のメモリ書き込み、読
み出し動作等に限定して説明したが、以下の場合にも同
様の効果が得られる。
み出し動作等に限定して説明したが、以下の場合にも同
様の効果が得られる。
（１） ベージモード、スタチックカラムモードの連
続アクセス機能を持つメモリを使用した場合、連続アク
セスを構成するｌワード毎のアクセス単位に上記のエラ
ー処理方式を適用することにより同様の効果が得られる
。
続アクセス機能を持つメモリを使用した場合、連続アク
セスを構成するｌワード毎のアクセス単位に上記のエラ
ー処理方式を適用することにより同様の効果が得られる
。
（２） エラー検出訂正符号として１ビツト以上のエ
ラー検出訂正が可能なものを使用しても同様の効果が得
られる。
ラー検出訂正が可能なものを使用しても同様の効果が得
られる。
（３） メモリとしてスタティックＲＡＭを使用して
もＤＲＡＭを使用した場合と同様の効果が得られる。
もＤＲＡＭを使用した場合と同様の効果が得られる。
本発明によれば、エラー検出訂正回路の入力情報として
データ及び全アドレス情報を使用することにより、メモ
リ読み出し動作時及び書き込み動作時のメモリ装置内の
アドレスエラー、データエラーを効率的に判定し、アド
レスエラーによる予期しない記憶領域からのデータの読
み出し及び予期しない記憶領域のデータの破壊を防止し
、信転性の高いメモリ装置を提供することができる。
データ及び全アドレス情報を使用することにより、メモ
リ読み出し動作時及び書き込み動作時のメモリ装置内の
アドレスエラー、データエラーを効率的に判定し、アド
レスエラーによる予期しない記憶領域からのデータの読
み出し及び予期しない記憶領域のデータの破壊を防止し
、信転性の高いメモリ装置を提供することができる。
第１図は本発明によるメモリ装置の構成図である。第２
図は本発明によるメモリ装置の別の実施例としての構成
図である。 １・・・ＥＣＣ生成回路 ２・・・ＥＣＣチェック回路 ３・・・エラー訂正回路 ４・・・制御部 ５・・・メモリ ６・・・メモリセル 特許出願人 日本電信電話株式会社 代理人 弁理士 玉 蟲 久五部 （外１名）
図は本発明によるメモリ装置の別の実施例としての構成
図である。 １・・・ＥＣＣ生成回路 ２・・・ＥＣＣチェック回路 ３・・・エラー訂正回路 ４・・・制御部 ５・・・メモリ ６・・・メモリセル 特許出願人 日本電信電話株式会社 代理人 弁理士 玉 蟲 久五部 （外１名）
Claims (1)
- 【特許請求の範囲】 １、メモリに記憶されたデータのエラーを検出訂正する
手段を有するメモリ装置において、前記エラー検出訂正
手段によりメモリ書き込み動作時に書き込みアドレス及
び書き込みデータに関してチェックビットを生成し、書
き込みデータと共にメモリに書き込み、読み出し動作時
にメモリから読み出したデータ、チェックビット及び読
み出しアドレスを使用して前記エラー検出訂正手段によ
りエラーの発生をチェックし、アドレス情報にエラーを
検出した場合及び訂正不可能なデータエラーを検出した
場合には読み出し動作エラーと判断し、データ情報に訂
正可能なデータエラーを検出した場合には前記エラー検
出訂正手段によりデータを訂正することを特徴とするメ
モリ装置のエラー処理方式。 ２、請求項１記載のメモリ装置においてエラー検出訂正
手段を有するメモリを使用し、書き込み動作時にメモリ
側において、書き込みアドレス情報、書き込みデータ及
びチェックビットからメモリのエラー検出訂正手段によ
りエラーの発生をチェックし、アドレス情報にエラーを
検出した場合及び訂正不可能なデータエラーを検出した
場合には書き込み動作エラーと判定し、データ情報に訂
正可能なエラーを検出した場合には訂正データをメモリ
に書き込むことを特徴とするメモリ装置のエラー処理方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025343A JPH02205955A (ja) | 1989-02-03 | 1989-02-03 | メモリ装置のエラー処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025343A JPH02205955A (ja) | 1989-02-03 | 1989-02-03 | メモリ装置のエラー処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02205955A true JPH02205955A (ja) | 1990-08-15 |
Family
ID=12163249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1025343A Pending JPH02205955A (ja) | 1989-02-03 | 1989-02-03 | メモリ装置のエラー処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02205955A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006293982A (ja) * | 2005-04-11 | 2006-10-26 | Hynix Semiconductor Inc | アクセス時間が減少したフラッシュメモリ装置 |
| DE102022111126A1 (de) | 2022-05-05 | 2023-11-09 | Infineon Technologies Ag | Datenverarbeitungsvorrichtung und verfahren zum prüfen der integrität eines speichers |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162188A (en) * | 1981-03-27 | 1982-10-05 | Fujitsu Ltd | Error detecting system for storage device |
| JPS6049451A (ja) * | 1983-08-29 | 1985-03-18 | Fujitsu Ltd | デ−タチェック方式 |
-
1989
- 1989-02-03 JP JP1025343A patent/JPH02205955A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162188A (en) * | 1981-03-27 | 1982-10-05 | Fujitsu Ltd | Error detecting system for storage device |
| JPS6049451A (ja) * | 1983-08-29 | 1985-03-18 | Fujitsu Ltd | デ−タチェック方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006293982A (ja) * | 2005-04-11 | 2006-10-26 | Hynix Semiconductor Inc | アクセス時間が減少したフラッシュメモリ装置 |
| DE102022111126A1 (de) | 2022-05-05 | 2023-11-09 | Infineon Technologies Ag | Datenverarbeitungsvorrichtung und verfahren zum prüfen der integrität eines speichers |
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