JPH04145557A - 記憶装置の障害処理方式 - Google Patents
記憶装置の障害処理方式Info
- Publication number
- JPH04145557A JPH04145557A JP2269015A JP26901590A JPH04145557A JP H04145557 A JPH04145557 A JP H04145557A JP 2269015 A JP2269015 A JP 2269015A JP 26901590 A JP26901590 A JP 26901590A JP H04145557 A JPH04145557 A JP H04145557A
- Authority
- JP
- Japan
- Prior art keywords
- bank
- address
- uncorrectable error
- storage device
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 7
- 238000001514 detection method Methods 0.000 abstract description 3
- 230000002401 inhibitory effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
Landscapes
- Hardware Redundancy (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置の障害処理方式に関し、特に複数のメ
モリバンクを有する記憶装置の障害処理方式に関する。
モリバンクを有する記憶装置の障害処理方式に関する。
従来、この種の記憶装置の障害処理方式は、任意のメモ
リバンクで訂正不能エラーが発生した場合、他の正常な
メモリバンクも含めて全てのメモリバンクをコンピュー
タシステムから切り離す方式がある。
リバンクで訂正不能エラーが発生した場合、他の正常な
メモリバンクも含めて全てのメモリバンクをコンピュー
タシステムから切り離す方式がある。
上述した従来の記憶装置の障害処理方式は、任意のメモ
リバンクで訂正不能エラーが発生した場合、他の正常な
メモリバンクをもコンピュータシステムから切り離さな
ければならなくなり、記憶容量の大幅減少、又は、シス
テムダウンにつながるという欠点がある。
リバンクで訂正不能エラーが発生した場合、他の正常な
メモリバンクをもコンピュータシステムから切り離さな
ければならなくなり、記憶容量の大幅減少、又は、シス
テムダウンにつながるという欠点がある。
本発明の記憶装置の障害処理方式は、複数のメモリバン
クと、これらメモリバンクのアドレスを制御する第１の
手段と、前記メモリバンクで発生した誤りを訂正し訂正
不能誤りを検出する第２の手段と、この第２の手段が訂
正不能誤りを検出したときアドレス変換要求を送出する
第３の手段と、前記第２の手段が訂正不能誤りを検出し
たとき前記第１の手段を出力しているバンクアドレスを
送出する第４の手段とを備えた記憶装置と：前記第３の
手段からの前記アドレス変換要求及び前記第４の手段か
らの前記バンクアドレスに基づき誤り訂正不能誤りが発
生した前記メモリバンクを除いたアドレスマツプを生成
するアドレス変換回路を備えた上位装置とを具備してい
る。
クと、これらメモリバンクのアドレスを制御する第１の
手段と、前記メモリバンクで発生した誤りを訂正し訂正
不能誤りを検出する第２の手段と、この第２の手段が訂
正不能誤りを検出したときアドレス変換要求を送出する
第３の手段と、前記第２の手段が訂正不能誤りを検出し
たとき前記第１の手段を出力しているバンクアドレスを
送出する第４の手段とを備えた記憶装置と：前記第３の
手段からの前記アドレス変換要求及び前記第４の手段か
らの前記バンクアドレスに基づき誤り訂正不能誤りが発
生した前記メモリバンクを除いたアドレスマツプを生成
するアドレス変換回路を備えた上位装置とを具備してい
る。
前記第２の手段は１ビツトの誤りを訂正し２ビツト以上
の誤りを訂正不能誤りとして検出するように構成されて
いてもよい。
の誤りを訂正不能誤りとして検出するように構成されて
いてもよい。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
記憶装置１０は、周知の１ビット誤り訂正機能を有し複
数のメモリバンクで構成されるメモリアレイ１６を持つ
従来の記憶装置にアドレス変換要求回路１２と訂正不能
エラー発生バンク通知回路１１とを付加して構成されて
いる。上位装置２０は、従来の上位装置にアドレス変換
回路２１を付加して構成されている。
数のメモリバンクで構成されるメモリアレイ１６を持つ
従来の記憶装置にアドレス変換要求回路１２と訂正不能
エラー発生バンク通知回路１１とを付加して構成されて
いる。上位装置２０は、従来の上位装置にアドレス変換
回路２１を付加して構成されている。
メモリアレイ１６の任意のバンクで訂正不能エラーが発
生した時、１ビツトエラー訂正／訂正不能エラー検出回
路１４で訂正不能エラーを検出し、アドレス変換要求回
路１２と訂正不能エラー発生バンク通知回路１１に出力
する。
生した時、１ビツトエラー訂正／訂正不能エラー検出回
路１４で訂正不能エラーを検出し、アドレス変換要求回
路１２と訂正不能エラー発生バンク通知回路１１に出力
する。
アドレス変換要求回路１２は、訂正不能エラーを入力す
ると、上位袋！２０に対してアドレス変換要求を送信す
る。訂正不能エラー発生バンク通知回路１１は、訂正不
能エラー人力時に、アドレス制御回路１３から出力され
たバンクアドレスを入力し、上位袋［２０に訂正不能エ
ラー発生バンクアドレスとして送信する。
ると、上位袋！２０に対してアドレス変換要求を送信す
る。訂正不能エラー発生バンク通知回路１１は、訂正不
能エラー人力時に、アドレス制御回路１３から出力され
たバンクアドレスを入力し、上位袋［２０に訂正不能エ
ラー発生バンクアドレスとして送信する。
上位装置２０は、アドレス変換要求と訂正不能エラー発
生バンクをアドレス変換回路２１で受信すると、Ｎ個（
Ｎ２２）のバンクで編成されていたアドレスマツプから
訂正不能エラー発生バンクを除いた（Ｎ−１）個のバン
クで編成されるアドレスマツプにアドレス変換を行い、
訂正不能エラー発生バンクへのアクセスを抑止すること
により、他の（Ｎ−１）個のバンクへのアクセスを可能
にする。
生バンクをアドレス変換回路２１で受信すると、Ｎ個（
Ｎ２２）のバンクで編成されていたアドレスマツプから
訂正不能エラー発生バンクを除いた（Ｎ−１）個のバン
クで編成されるアドレスマツプにアドレス変換を行い、
訂正不能エラー発生バンクへのアクセスを抑止すること
により、他の（Ｎ−１）個のバンクへのアクセスを可能
にする。
以上説明したように本発明は、誤り訂正機能を有し複数
のメモリバンクを持つ記憶装置において任意のバンクで
訂正不能エラーが発生した時に、アドレス変換要求と訂
正不能エラー発生バンクとを上位装置に通知し、上位装
置においては訂正不能エラー発生バンクを除いたアドレ
スマツプを生成し記憶装置内の正常なメモリバンクをア
クセス可能にすることにより、メモリ容量の大幅減少、
さらには、システムダウン等を救済できる効果がある。
のメモリバンクを持つ記憶装置において任意のバンクで
訂正不能エラーが発生した時に、アドレス変換要求と訂
正不能エラー発生バンクとを上位装置に通知し、上位装
置においては訂正不能エラー発生バンクを除いたアドレ
スマツプを生成し記憶装置内の正常なメモリバンクをア
クセス可能にすることにより、メモリ容量の大幅減少、
さらには、システムダウン等を救済できる効果がある。
第１図は本発明の一実施例のブロック図である。
１０・・・記憶装置、１１・・・訂正不能エラー発生バ
ンク通知回路。１２・・・アドレス変換要求回路、１３
・・・アドレス制御回路、１４・・・１ビツトエラー訂
正／訂正不能エラー検出回路、１５・・・ライトデータ
制御回路、１６・・・メモリアレイ、２０・・・上位装
置、２１・・・アドレス変換回路。
ンク通知回路。１２・・・アドレス変換要求回路、１３
・・・アドレス制御回路、１４・・・１ビツトエラー訂
正／訂正不能エラー検出回路、１５・・・ライトデータ
制御回路、１６・・・メモリアレイ、２０・・・上位装
置、２１・・・アドレス変換回路。
Claims (1)
- １、複数のメモリバンクと、これらメモリバンクのアド
レスを制御する第１の手段と、前記メモリバンクで発生
した誤りを訂正し訂正不能誤りを検出する第２の手段と
、この第２の手段が訂正不能誤りを検出したときアドレ
ス変換要求を送出する第３の手段と、前記第２の手段が
訂正不能誤りを検出したとき前記第１の手段が出力して
いるバンクアドレスを送出する第４の手段とを備えた記
憶装置と；前記第３の手段からの前記アドレス変換要求
及び前記第４の手段からの前記バンクアドレスに基づき
誤り訂正不能誤りが発生した前記メモリバンクを除いた
アドレスマップを生成するアドレス変換回路を備えた上
位装置とを具備したことを特徴とする記憶装置の障害処
理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269015A JPH04145557A (ja) | 1990-10-05 | 1990-10-05 | 記憶装置の障害処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269015A JPH04145557A (ja) | 1990-10-05 | 1990-10-05 | 記憶装置の障害処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04145557A true JPH04145557A (ja) | 1992-05-19 |
Family
ID=17466489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2269015A Pending JPH04145557A (ja) | 1990-10-05 | 1990-10-05 | 記憶装置の障害処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04145557A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8219881B2 (en) | 2005-12-28 | 2012-07-10 | Fujitsu Limited | Memory controlling method, program and device |
-
1990
- 1990-10-05 JP JP2269015A patent/JPH04145557A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8219881B2 (en) | 2005-12-28 | 2012-07-10 | Fujitsu Limited | Memory controlling method, program and device |
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