JPH1165944A - データ誤り検出装置 - Google Patents
データ誤り検出装置Info
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- JPH1165944A JPH1165944A JP9218431A JP21843197A JPH1165944A JP H1165944 A JPH1165944 A JP H1165944A JP 9218431 A JP9218431 A JP 9218431A JP 21843197 A JP21843197 A JP 21843197A JP H1165944 A JPH1165944 A JP H1165944A
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】本発明は、メモリ装置から出力されるデータの
誤りを検出する機能を持つデータ誤り検出装置に関し、
メモリ素子の出力ビット数が増加するときに、メモリ素
子の出力ビット数が少ないときに使用されるＥＣＣ回路
を使って、メモリ素子の故障発生を検出できるようにす
ることを目的とする。 【解決手段】ｎ×ｋ（ｎ，ｋは自然数）の値で規定され
る自然数ｍを出力ビット数とするメモリ素子を複数備え
るメモリ装置に接続されて、そのメモリ装置から出力さ
れるデータの誤りを検出する機能を持つデータ誤り検出
装置であって、ｎビットのバーストエラーの検出機能を
持つＥＣＣ回路を、ｋ個備える構成を採り、かつ、各メ
モリ素子から出力されるｍビットのデータをｋ個に分割
して、それらを、ｋ個用意される別々のＥＣＣ回路に入
力するように構成する。
誤りを検出する機能を持つデータ誤り検出装置に関し、
メモリ素子の出力ビット数が増加するときに、メモリ素
子の出力ビット数が少ないときに使用されるＥＣＣ回路
を使って、メモリ素子の故障発生を検出できるようにす
ることを目的とする。 【解決手段】ｎ×ｋ（ｎ，ｋは自然数）の値で規定され
る自然数ｍを出力ビット数とするメモリ素子を複数備え
るメモリ装置に接続されて、そのメモリ装置から出力さ
れるデータの誤りを検出する機能を持つデータ誤り検出
装置であって、ｎビットのバーストエラーの検出機能を
持つＥＣＣ回路を、ｋ個備える構成を採り、かつ、各メ
モリ素子から出力されるｍビットのデータをｋ個に分割
して、それらを、ｋ個用意される別々のＥＣＣ回路に入
力するように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ装置から出
力されるデータの誤りを検出する機能を持つデータ誤り
検出装置に関し、特に、メモリ装置を構成するメモリ素
子の出力ビット数が増加するときに、メモリ素子の出力
ビット数が少ないときに使用されるＥＣＣ回路を使っ
て、メモリ素子の故障発生を検出できるようにするデー
タ誤り検出装置に関する。
力されるデータの誤りを検出する機能を持つデータ誤り
検出装置に関し、特に、メモリ装置を構成するメモリ素
子の出力ビット数が増加するときに、メモリ素子の出力
ビット数が少ないときに使用されるＥＣＣ回路を使っ
て、メモリ素子の故障発生を検出できるようにするデー
タ誤り検出装置に関する。
【０００２】
【従来の技術】メモリデータの誤りを検出し訂正する機
能を持つＥＣＣ回路が広く用いられている。
能を持つＥＣＣ回路が広く用いられている。
【０００３】このＥＣＣ回路は、メモリにデータを書き
込むときに、誤りの検出訂正用に用いるＥＣＣビットを
生成してメモリに書き込む構成を採って、メモリからデ
ータを読み出すときに、ＥＣＣビットも読み出すととも
に、その読み出したデータからＥＣＣビットを生成し
て、その生成したＥＣＣビットと、その読み出したＥＣ
Ｃビットとを比較することで、その読み出したデータの
誤りを検出し訂正する処理を行うものである。
込むときに、誤りの検出訂正用に用いるＥＣＣビットを
生成してメモリに書き込む構成を採って、メモリからデ
ータを読み出すときに、ＥＣＣビットも読み出すととも
に、その読み出したデータからＥＣＣビットを生成し
て、その生成したＥＣＣビットと、その読み出したＥＣ
Ｃビットとを比較することで、その読み出したデータの
誤りを検出し訂正する処理を行うものである。
【０００４】このＥＣＣ回路に、連続するビットのエラ
ー発生を検出するというバーストエラーの検出機能を持
つものがある。このバーストエラーの検出機能を持つこ
とで、メモリ素子の故障が検出できるようになる。すな
わち、４ビットのバーストエラーの検出機能を持つこと
で、４ビット出力のメモリ素子が用いられるときに、そ
の故障を検出できることになる。
ー発生を検出するというバーストエラーの検出機能を持
つものがある。このバーストエラーの検出機能を持つこ
とで、メモリ素子の故障が検出できるようになる。すな
わち、４ビットのバーストエラーの検出機能を持つこと
で、４ビット出力のメモリ素子が用いられるときに、そ
の故障を検出できることになる。
【０００５】従来では、このようなバーストエラーの検
出機能は、使用するメモリ素子の出力ビット数に合わせ
る形でＥＣＣ回路に実装する構成を採っていた。
出機能は、使用するメモリ素子の出力ビット数に合わせ
る形でＥＣＣ回路に実装する構成を採っていた。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来技術に従っていると、使用するメモリ素子の出
力ビット数が増加すると、それまで使用していたバース
トエラーの検出機能を持つＥＣＣ回路が使用できなくな
るという問題点があった。
うな従来技術に従っていると、使用するメモリ素子の出
力ビット数が増加すると、それまで使用していたバース
トエラーの検出機能を持つＥＣＣ回路が使用できなくな
るという問題点があった。
【０００７】すなわち、集積度の向上に伴って、４ビッ
ト出力のメモリ素子に代えて、８ビット出力のメモリ素
子を用いるようになるときに、それまで使用した４ビッ
トのバーストエラーの検出機能を持つＥＣＣ回路では８
ビットのバーストエラーを検出できないことから、新た
に８ビットのバーストエラーの検出機能を持つＥＣＣ回
路を作らなくてはならないという問題点があった。
ト出力のメモリ素子に代えて、８ビット出力のメモリ素
子を用いるようになるときに、それまで使用した４ビッ
トのバーストエラーの検出機能を持つＥＣＣ回路では８
ビットのバーストエラーを検出できないことから、新た
に８ビットのバーストエラーの検出機能を持つＥＣＣ回
路を作らなくてはならないという問題点があった。
【０００８】本発明はかかる事情に鑑みてなされたもの
であって、メモリ装置から出力されるデータの誤りを検
出対象とするときにあって、メモリ装置を構成するメモ
リ素子の出力ビット数が増加するときに、メモリ素子の
出力ビット数が少ないときに使用されるＥＣＣ回路を使
って、メモリ素子の故障発生を検出できるようにする新
たなデータ誤り検出装置の提供を目的とする。
であって、メモリ装置から出力されるデータの誤りを検
出対象とするときにあって、メモリ装置を構成するメモ
リ素子の出力ビット数が増加するときに、メモリ素子の
出力ビット数が少ないときに使用されるＥＣＣ回路を使
って、メモリ素子の故障発生を検出できるようにする新
たなデータ誤り検出装置の提供を目的とする。
【０００９】
【課題を解決するための手段】図１に本発明の原理構成
を図示する。図中、１はメモリ装置、２はｎ×ｋ（ｎ，
ｋは自然数）の値で規定される自然数ｍを出力ビット数
とするメモリ素子、３-i（ｉ＝１〜ｋ）はｋ個備えられ
るｎビットのバーストエラーの検出機能を持つＥＣＣ回
路である。
を図示する。図中、１はメモリ装置、２はｎ×ｋ（ｎ，
ｋは自然数）の値で規定される自然数ｍを出力ビット数
とするメモリ素子、３-i（ｉ＝１〜ｋ）はｋ個備えられ
るｎビットのバーストエラーの検出機能を持つＥＣＣ回
路である。
【００１０】この図に示すように、本発明では、各メモ
リ素子２から出力されるｍビットのデータをｋ個に分割
して、それらを、ｋ個用意される別々のＥＣＣ回路３-i
に入力する構成を採っている。
リ素子２から出力されるｍビットのデータをｋ個に分割
して、それらを、ｋ個用意される別々のＥＣＣ回路３-i
に入力する構成を採っている。
【００１１】この構成に従い、本発明では、ｍビット出
力のメモリ素子２に異常が発生すると、第１番目のＥＣ
Ｃ回路３-1がｎビットのバーストエラーを検出し、第２
番目のＥＣＣ回路３-2がｎビットのバーストエラーを検
出し、以下、同様にして、第ｋ番目のＥＣＣ回路３-kま
でｎビットのバーストエラーを検出することになり、こ
れにより、ｍビットのバーストエラーを検出できるよう
になる。
力のメモリ素子２に異常が発生すると、第１番目のＥＣ
Ｃ回路３-1がｎビットのバーストエラーを検出し、第２
番目のＥＣＣ回路３-2がｎビットのバーストエラーを検
出し、以下、同様にして、第ｋ番目のＥＣＣ回路３-kま
でｎビットのバーストエラーを検出することになり、こ
れにより、ｍビットのバーストエラーを検出できるよう
になる。
【００１２】このようにして、本発明によれば、ｎビッ
トのバーストエラーの検出機能を持つＥＣＣ回路３-iを
用いて、ｎビットよりも大きなビット数を示すｍビット
出力のメモリ素子２の異常を検出できるようになる。
トのバーストエラーの検出機能を持つＥＣＣ回路３-iを
用いて、ｎビットよりも大きなビット数を示すｍビット
出力のメモリ素子２の異常を検出できるようになる。
【００１３】
【発明の実施の形態】以下、実施の形態に従って本発明
を詳細に説明する。図２に、本発明の一実施例を図示す
る。
を詳細に説明する。図２に、本発明の一実施例を図示す
る。
【００１４】図中、１はメモリ装置であって、８ビット
出力を持つ１６個のメモリ装置２-i（ｉ＝１〜１６）
と、８ビット出力を持つメモリ素子２ａ，２ｂとを備え
るもの、１０はデータ誤り検出訂正装置であって、メモ
リ装置１から読み出されるデータの誤りを検出し訂正す
るもの、１１はバスであって、メモリ装置１から読み出
されるデータをデータ誤り検出訂正装置１０に伝送する
もの、１２はＣＰＵから構成されるデータ処理装置であ
って、メモリ装置１から読み出されるデータを使ってデ
ータ処理を実行するものである。
出力を持つ１６個のメモリ装置２-i（ｉ＝１〜１６）
と、８ビット出力を持つメモリ素子２ａ，２ｂとを備え
るもの、１０はデータ誤り検出訂正装置であって、メモ
リ装置１から読み出されるデータの誤りを検出し訂正す
るもの、１１はバスであって、メモリ装置１から読み出
されるデータをデータ誤り検出訂正装置１０に伝送する
もの、１２はＣＰＵから構成されるデータ処理装置であ
って、メモリ装置１から読み出されるデータを使ってデ
ータ処理を実行するものである。
【００１５】各メモリ素子２-iは、８ビットのデータを
格納することで、メモリ装置１が１６バイト（８ビット
×１６個）のデータを格納することを実現する。一方、
メモリ素子２ａは、メモリ素子２-iの格納データの上位
４ビットのデータ（６４ビットを持つ）から生成される
８ビットのＥＣＣビットを格納し、メモリ素子２ｂは、
メモリ素子２-iの格納データの下位４ビットのデータ
（６４ビットを持つ）から生成される８ビットのＥＣＣ
ビットを格納する。これらのＥＣＣビットは、メモリ装
置１に１６バイトのデータが格納されるときに、図示し
ないＥＣＣビット生成回路が生成することになる。
格納することで、メモリ装置１が１６バイト（８ビット
×１６個）のデータを格納することを実現する。一方、
メモリ素子２ａは、メモリ素子２-iの格納データの上位
４ビットのデータ（６４ビットを持つ）から生成される
８ビットのＥＣＣビットを格納し、メモリ素子２ｂは、
メモリ素子２-iの格納データの下位４ビットのデータ
（６４ビットを持つ）から生成される８ビットのＥＣＣ
ビットを格納する。これらのＥＣＣビットは、メモリ装
置１に１６バイトのデータが格納されるときに、図示し
ないＥＣＣビット生成回路が生成することになる。
【００１６】データ誤り検出訂正装置１０は、ＥＣＣビ
ット生成回路４-aと、上位ビット用ＥＣＣ回路３-aと、
ＥＣＣビット生成回路４-bと、下位ビット用ＥＣＣ回路
３-bとを備える。
ット生成回路４-aと、上位ビット用ＥＣＣ回路３-aと、
ＥＣＣビット生成回路４-bと、下位ビット用ＥＣＣ回路
３-bとを備える。
【００１７】このＥＣＣビット生成回路４-aは、図３
（ａ）に示すように、メモリ素子２-iから読み出される
データの上位４ビットのデータ（６４ビットを持つ）を
入力として、その入力データのＥＣＣビットを生成す
る。
（ａ）に示すように、メモリ素子２-iから読み出される
データの上位４ビットのデータ（６４ビットを持つ）を
入力として、その入力データのＥＣＣビットを生成す
る。
【００１８】上位ビット用ＥＣＣ回路３-aは、１ビット
エラーの訂正機能と、２ビットエラーの検出機能と、４
ビットバーストエラーの検出機能とを持つものであり、
図４（ａ）に示すように、ＥＣＣビット生成回路４-aの
生成するＥＣＣビットと、メモリ素子２ａから読み出さ
れるＥＣＣビットと、メモリ素子２-iから読み出される
データの上位４ビットのデータ（６４ビットを持つ）と
を入力として、その入力する上位４ビットのデータの誤
りを検出し訂正する。
エラーの訂正機能と、２ビットエラーの検出機能と、４
ビットバーストエラーの検出機能とを持つものであり、
図４（ａ）に示すように、ＥＣＣビット生成回路４-aの
生成するＥＣＣビットと、メモリ素子２ａから読み出さ
れるＥＣＣビットと、メモリ素子２-iから読み出される
データの上位４ビットのデータ（６４ビットを持つ）と
を入力として、その入力する上位４ビットのデータの誤
りを検出し訂正する。
【００１９】ここで、図中に示すＣＥは、訂正可能なエ
ラーであるのか否かを表示する出力ビットであり、１ビ
ットエラーのときに“１”、その他のときに“０”を示
す。また、ＵＥは訂正不可能なエラーであるのか否かを
表示する出力ビットであり、２ビットエラーのときと、
４ビットバーストエラーのときに“１”、その他のとき
に“０”を示す。
ラーであるのか否かを表示する出力ビットであり、１ビ
ットエラーのときに“１”、その他のときに“０”を示
す。また、ＵＥは訂正不可能なエラーであるのか否かを
表示する出力ビットであり、２ビットエラーのときと、
４ビットバーストエラーのときに“１”、その他のとき
に“０”を示す。
【００２０】ＥＣＣビット生成回路４-bは、図３（ｂ）
に示すように、メモリ素子２-iから読み出されるデータ
の下位４ビットのデータ（６４ビットを持つ）を入力と
して、その入力データのＥＣＣビットを生成する。
に示すように、メモリ素子２-iから読み出されるデータ
の下位４ビットのデータ（６４ビットを持つ）を入力と
して、その入力データのＥＣＣビットを生成する。
【００２１】下位ビット用ＥＣＣ回路３-bは、１ビット
エラーの訂正機能と、２ビットエラーの検出機能と、４
ビットバーストエラーの検出機能とを持つものであり、
図４（ｂ）に示すように、ＥＣＣビット生成回路４-bの
生成するＥＣＣビットと、メモリ素子２ｂから読み出さ
れるＥＣＣビットと、メモリ素子２-iから読み出される
データの下位４ビットのデータ（６４ビットを持つ）と
を入力として、その入力する下位４ビットのデータの誤
りを検出し訂正する。
エラーの訂正機能と、２ビットエラーの検出機能と、４
ビットバーストエラーの検出機能とを持つものであり、
図４（ｂ）に示すように、ＥＣＣビット生成回路４-bの
生成するＥＣＣビットと、メモリ素子２ｂから読み出さ
れるＥＣＣビットと、メモリ素子２-iから読み出される
データの下位４ビットのデータ（６４ビットを持つ）と
を入力として、その入力する下位４ビットのデータの誤
りを検出し訂正する。
【００２２】ここで、図中に示すＣＥは、訂正可能なエ
ラーであるのか否かを表示する出力ビットであり、１ビ
ットエラーのときに“１”、その他のときに“０”を示
す。また、ＵＥは訂正不可能なエラーであるのか否かを
表示する出力ビットであり、２ビットエラーのときと、
４ビットバーストエラーのときに“１”、その他のとき
に“０”を示す。
ラーであるのか否かを表示する出力ビットであり、１ビ
ットエラーのときに“１”、その他のときに“０”を示
す。また、ＵＥは訂正不可能なエラーであるのか否かを
表示する出力ビットであり、２ビットエラーのときと、
４ビットバーストエラーのときに“１”、その他のとき
に“０”を示す。
【００２３】図５に、上位ビット用ＥＣＣ回路３-a／下
位ビット用ＥＣＣ回路３-bの回路構成を図示する。この
図に示すように、上位ビット用ＥＣＣ回路３-a／下位ビ
ット用ＥＣＣ回路３-bは、データラッチ回路３０と、シ
ンドローム発生回路３１と、シンドロームデコーダ３２
と、データ訂正出力回路３３と、バーストエラー検出回
路３４と、エラー情報出力回路３５とを備える。
位ビット用ＥＣＣ回路３-bの回路構成を図示する。この
図に示すように、上位ビット用ＥＣＣ回路３-a／下位ビ
ット用ＥＣＣ回路３-bは、データラッチ回路３０と、シ
ンドローム発生回路３１と、シンドロームデコーダ３２
と、データ訂正出力回路３３と、バーストエラー検出回
路３４と、エラー情報出力回路３５とを備える。
【００２４】このデータラッチ回路３０は、メモリ素子
２-iから読み出される６４ビットのデータ（上位ビット
データ／下位ビットデータ）をラッチする。シンドロー
ム発生回路３１は、ＥＣＣビット生成回路４-a,bの生成
するＥＣＣビットと、メモリ素子２ａ,bから読み出され
るＥＣＣビットとの排他的論理和（シンドローム）を算
出する。シンドロームデコーダ３２は、シンドローム発
生回路３１の算出する排他的論理和をデコードすること
で、メモリ素子２-iから読み出される６４ビットのデー
タのどのビットに誤りがあるのかを検出する。
２-iから読み出される６４ビットのデータ（上位ビット
データ／下位ビットデータ）をラッチする。シンドロー
ム発生回路３１は、ＥＣＣビット生成回路４-a,bの生成
するＥＣＣビットと、メモリ素子２ａ,bから読み出され
るＥＣＣビットとの排他的論理和（シンドローム）を算
出する。シンドロームデコーダ３２は、シンドローム発
生回路３１の算出する排他的論理和をデコードすること
で、メモリ素子２-iから読み出される６４ビットのデー
タのどのビットに誤りがあるのかを検出する。
【００２５】データ訂正出力回路３３は、シンドローム
デコーダ３２のデコード結果に従って、データラッチ回
路３０のラッチするデータを訂正して出力（訂正できな
い誤りであるときには、そのまま出力）する。バースト
エラー検出回路３４は、メモリ素子２-iから読み出され
る６４ビットのデータに４ビットバーストエラー（４ビ
ット連続して“０”を示すものがあり、かつ、シンドロ
ームにより誤りが検出されるエラー）があるのか否かを
検出する。エラー情報出力回路３５は、シンドロームデ
コーダ３２のデコード結果と、バーストエラー検出回路
３４の検出結果に応じて、上述したＣＥ及びＵＥのエラ
ー情報を出力する。
デコーダ３２のデコード結果に従って、データラッチ回
路３０のラッチするデータを訂正して出力（訂正できな
い誤りであるときには、そのまま出力）する。バースト
エラー検出回路３４は、メモリ素子２-iから読み出され
る６４ビットのデータに４ビットバーストエラー（４ビ
ット連続して“０”を示すものがあり、かつ、シンドロ
ームにより誤りが検出されるエラー）があるのか否かを
検出する。エラー情報出力回路３５は、シンドロームデ
コーダ３２のデコード結果と、バーストエラー検出回路
３４の検出結果に応じて、上述したＣＥ及びＵＥのエラ
ー情報を出力する。
【００２６】このように、本発明では、各メモリ素子２
-iから出力される８ビットのデータを上位４ビットと下
位４ビットの２つに分割して、その内の上位４ビットに
ついては上位ビット用ＥＣＣ回路３-aに入力し、その内
の下位４ビットについては下位ビット用ＥＣＣ回路３-b
に入力する構成を採っている。
-iから出力される８ビットのデータを上位４ビットと下
位４ビットの２つに分割して、その内の上位４ビットに
ついては上位ビット用ＥＣＣ回路３-aに入力し、その内
の下位４ビットについては下位ビット用ＥＣＣ回路３-b
に入力する構成を採っている。
【００２７】この構成に従って、例えば、メモリ素子２
-iの内の１つのメモリ素子２-jに障害が発生すること
で、８ビットのバーストエラーが発生すると、図６に示
すように、上位ビット用ＥＣＣ回路３-aに対して、上位
４ビットのバーストエラーが入力されるとともに、下位
ビット用ＥＣＣ回路３-bに対して、下位４ビットのバー
ストエラーが入力され、これにより、上位ビット用ＥＣ
Ｃ回路３-a及び下位ビット用ＥＣＣ回路３-bが共に
“１”の値を示すＵＥを出力する。
-iの内の１つのメモリ素子２-jに障害が発生すること
で、８ビットのバーストエラーが発生すると、図６に示
すように、上位ビット用ＥＣＣ回路３-aに対して、上位
４ビットのバーストエラーが入力されるとともに、下位
ビット用ＥＣＣ回路３-bに対して、下位４ビットのバー
ストエラーが入力され、これにより、上位ビット用ＥＣ
Ｃ回路３-a及び下位ビット用ＥＣＣ回路３-bが共に
“１”の値を示すＵＥを出力する。
【００２８】このＵＥ出力を受けて、データ処理装置１
２は、上位ビット用ＥＣＣ回路３-a及び下位ビット用Ｅ
ＣＣ回路３-bが共に“１”の値を示すＵＥを出力するこ
とを検出すると、メモリ素子２-iに障害が発生した可能
性のあることを判断する。
２は、上位ビット用ＥＣＣ回路３-a及び下位ビット用Ｅ
ＣＣ回路３-bが共に“１”の値を示すＵＥを出力するこ
とを検出すると、メモリ素子２-iに障害が発生した可能
性のあることを判断する。
【００２９】すなわち、上位ビット用ＥＣＣ回路３-a及
び下位ビット用ＥＣＣ回路３-bが共に“１”の値を示す
ＵＥを出力するということは、８ビットバーストエラー
が発生している可能性があるので、メモリ素子２-iに障
害が発生した可能性のあることを判断するのである。
び下位ビット用ＥＣＣ回路３-bが共に“１”の値を示す
ＵＥを出力するということは、８ビットバーストエラー
が発生している可能性があるので、メモリ素子２-iに障
害が発生した可能性のあることを判断するのである。
【００３０】このようにして、本発明を用いることで、
４ビットのバーストエラーの検出機能を持つ上位ビット
用ＥＣＣ回路３-aと下位ビット用ＥＣＣ回路３-bとを用
いて、８ビットビット出力のメモリ素子２-iの異常を検
出できるようになる。
４ビットのバーストエラーの検出機能を持つ上位ビット
用ＥＣＣ回路３-aと下位ビット用ＥＣＣ回路３-bとを用
いて、８ビットビット出力のメモリ素子２-iの異常を検
出できるようになる。
【００３１】図示実施例に従って本発明を説明したが、
本発明はこれに限定されるものではない。例えば、実施
例で説明した数値は一例に過ぎない。
本発明はこれに限定されるものではない。例えば、実施
例で説明した数値は一例に過ぎない。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
ｎビットのバーストエラーの検出機能を持つＥＣＣ回路
を用いて、ｎビットよりも大きなビット数を示すｍビッ
ト出力のメモリ素子の異常を検出できるようになる。
ｎビットのバーストエラーの検出機能を持つＥＣＣ回路
を用いて、ｎビットよりも大きなビット数を示すｍビッ
ト出力のメモリ素子の異常を検出できるようになる。
【００３３】従って、メモリ装置を構成するメモリ素子
の出力ビット数が増加するときに、メモリ素子の出力ビ
ット数が少ないときに使用されるＥＣＣ回路を使って、
メモリ素子の故障発生を検出できるようになる。
の出力ビット数が増加するときに、メモリ素子の出力ビ
ット数が少ないときに使用されるＥＣＣ回路を使って、
メモリ素子の故障発生を検出できるようになる。
【図１】本発明の原理構成図である。
【図２】本発明の一実施例である。
【図３】ＥＣＣビット生成回路の説明図である。
【図４】ＥＣＣ回路の説明図である。
【図５】ＥＣＣ回路の回路構成図である。
【図６】本発明の説明図である。
１ メモリ装置 ２ メモリ素子 ３ ＥＣＣ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡部 徹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 島村 貴之 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (3)
- 【請求項１】 ｎ×ｋ（ｎ，ｋは自然数）の値で規定さ
れる自然数ｍを出力ビット数とするメモリ素子を複数備
えるメモリ装置に接続されて、該メモリ装置から出力さ
れるデータの誤りを検出する機能を持つデータ誤り検出
装置であって、 ｎビットのバーストエラーの検出機能を持つＥＣＣ回路
を、ｋ個備える構成を採り、 かつ、各メモリ素子から出力されるｍビットのデータを
ｋ個に分割して、それらを、ｋ個用意される別々の上記
ＥＣＣ回路に入力する構成を採ることを、 特徴とするデータ誤り検出装置。 - 【請求項２】 ｎ×ｋ（ｎ，ｋは自然数）の値で規定さ
れる自然数ｍを出力ビット数とするメモリ素子を複数備
えるメモリ装置に接続されて、該メモリ装置から出力さ
れるデータの誤りを検出する機能を持つデータ誤り検出
装置であって、 ｎビットのバーストエラーの検出機能を持つｋ個のＥＣ
Ｃ回路と、 各メモリ素子から出力されるｍビットのデータをｋ個に
分割して、それらを、ｋ個用意される別々の上記ＥＣＣ
回路に入力する第１の伝送手段と、 上記ＥＣＣ回路に対応付けて備えられて、対となる上記
ＥＣＣ回路に入力されるデータのＥＣＣビットを生成し
て、対となる上記ＥＣＣ回路に入力するＥＣＣビット生
成回路と、 上記ＥＣＣビット生成回路の生成するＥＣＣビットの比
較対象となるＥＣＣビットを、メモリ装置から上記ＥＣ
Ｃ回路に入力する第２の伝送手段とを備えることを、 特徴とするデータ誤り検出装置。 - 【請求項３】 請求項１又は２記載のデータ誤り検出装
置において、 ＥＣＣ回路の全てがエラーを検出するのか否かを判断す
ることで、メモリ素子の異常の可能性を検出する検出手
段を備えることを、 特徴とするデータ誤り検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9218431A JPH1165944A (ja) | 1997-08-13 | 1997-08-13 | データ誤り検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9218431A JPH1165944A (ja) | 1997-08-13 | 1997-08-13 | データ誤り検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1165944A true JPH1165944A (ja) | 1999-03-09 |
Family
ID=16719809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9218431A Pending JPH1165944A (ja) | 1997-08-13 | 1997-08-13 | データ誤り検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1165944A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7075851B2 (en) | 2003-02-17 | 2006-07-11 | Renesas Technology Corp. | Semiconductor memory device inputting/outputting data and parity data in burst operation |
| US7428686B2 (en) | 2002-12-06 | 2008-09-23 | Fanuc Ltd | Error detection/correction system, and controller using this system |
| WO2009116716A1 (en) * | 2008-03-18 | 2009-09-24 | Samsung Electronics Co., Ltd. | Encoding and/or decoding memory devices and methods thereof |
-
1997
- 1997-08-13 JP JP9218431A patent/JPH1165944A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7428686B2 (en) | 2002-12-06 | 2008-09-23 | Fanuc Ltd | Error detection/correction system, and controller using this system |
| US7075851B2 (en) | 2003-02-17 | 2006-07-11 | Renesas Technology Corp. | Semiconductor memory device inputting/outputting data and parity data in burst operation |
| WO2009116716A1 (en) * | 2008-03-18 | 2009-09-24 | Samsung Electronics Co., Ltd. | Encoding and/or decoding memory devices and methods thereof |
| US8713411B2 (en) | 2008-03-18 | 2014-04-29 | Samsung Electronics Co., Ltd. | Encoding and/or decoding memory devices and methods thereof |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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