JPH01296179A - 半導体試験装置 - Google Patents
半導体試験装置Info
- Publication number
- JPH01296179A JPH01296179A JP63127311A JP12731188A JPH01296179A JP H01296179 A JPH01296179 A JP H01296179A JP 63127311 A JP63127311 A JP 63127311A JP 12731188 A JP12731188 A JP 12731188A JP H01296179 A JPH01296179 A JP H01296179A
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- Japan
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- test
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- memory
- semiconductor
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- 238000012360 testing method Methods 0.000 title claims abstract description 41
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000005259 measurement Methods 0.000 claims description 20
- 238000012937 correction Methods 0.000 abstract description 10
- 238000004364 calculation method Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の動作を試験する半導体試験装置
に関するものである。
に関するものである。
第３図は従来の半導体試験装置のブロック図である。図
において、２は半導体試験装置全体の制御を行なう制御
用コンピュータ、３は半導体装置Ｔを測定、試験する測
定回路部、４Ｆｉ制御用コンピユータ２と測定回路部３
とを接続し、データ授受の仲介を行なうインターフェー
スである。ココで、制御用コンピュータ２は内部Ｋ Ｃ
ＰＵ部２ａとメモリ２ｂとを有しており、このメモリ２
ｂにはテストプログラムと補正データが格納されている
。
において、２は半導体試験装置全体の制御を行なう制御
用コンピュータ、３は半導体装置Ｔを測定、試験する測
定回路部、４Ｆｉ制御用コンピユータ２と測定回路部３
とを接続し、データ授受の仲介を行なうインターフェー
スである。ココで、制御用コンピュータ２は内部Ｋ Ｃ
ＰＵ部２ａとメモリ２ｂとを有しており、このメモリ２
ｂにはテストプログラムと補正データが格納されている
。
このように、半導体試験装置１はこれら制御用コンピュ
ータ２．測定回路部３．インターフェース４から構成さ
れている。
ータ２．測定回路部３．インターフェース４から構成さ
れている。
次に、第３図に示す半導体試験装置１の動作を第４図の
フローチャートに従って説明する。まず、半導体試験装
置１に半導体装置Ｔがセットされると、制御用コンピュ
ータ２は、内蔵されたメモリ２ｂ内のテストプログラム
を逐次ＣＰＵ部２ａで解読しくステップ４１）、対応す
るメモリ２ｂ内の補正データによシバ−ドウエアの誤差
等の補正計算を行い（ステップ４２〕、インターフェー
ス４を経由してデータを測定回路部３へ送る（ステップ
４３）。次に、測定回路部３は送られてきたデータに基
づき半導体装置７の測定を行なう（ステップ４４）。そ
して、この測定は、テストプログラムの全ての項目が終
了するまで、前記の動作を〈シかえし行なわれる（ステ
ップ４５）。
フローチャートに従って説明する。まず、半導体試験装
置１に半導体装置Ｔがセットされると、制御用コンピュ
ータ２は、内蔵されたメモリ２ｂ内のテストプログラム
を逐次ＣＰＵ部２ａで解読しくステップ４１）、対応す
るメモリ２ｂ内の補正データによシバ−ドウエアの誤差
等の補正計算を行い（ステップ４２〕、インターフェー
ス４を経由してデータを測定回路部３へ送る（ステップ
４３）。次に、測定回路部３は送られてきたデータに基
づき半導体装置７の測定を行なう（ステップ４４）。そ
して、この測定は、テストプログラムの全ての項目が終
了するまで、前記の動作を〈シかえし行なわれる（ステ
ップ４５）。
従来の半導体試験装置は以上のように構成されているの
で、半導体装置７毎に各テスト項目についてテストプロ
グラムデータの補正計算を行ない、そのデータを測定回
路部３へ送る必要があり、試験時間が長くなるという欠
点があった。
で、半導体装置７毎に各テスト項目についてテストプロ
グラムデータの補正計算を行ない、そのデータを測定回
路部３へ送る必要があり、試験時間が長くなるという欠
点があった。
本発明は、上記のような欠点を解消するためになされた
もので、補正計算に費やす時間を低減した半導体試験装
置を得ることを目的とする。
もので、補正計算に費やす時間を低減した半導体試験装
置を得ることを目的とする。
本発明に係る半導体試験装置は、半導体装置のデータを
測定する測定回路部と、この測定回路部を制御する制御
用コンピュータと、この制御コンピュータから前記測定
回路部へ送られるデータを一時格納するバッファメモリ
とを備えている。
測定する測定回路部と、この測定回路部を制御する制御
用コンピュータと、この制御コンピュータから前記測定
回路部へ送られるデータを一時格納するバッファメモリ
とを備えている。
バッファメモリは、制御コンピュータから測定回路部へ
送られるデータを格納し、次回の半導体装置の試験時か
ら、格納したデータを測定回路部へ送る。
送られるデータを格納し、次回の半導体装置の試験時か
ら、格納したデータを測定回路部へ送る。
以下、本発明の実施例を図に従って説明する。
第１図は本発明に係る一実施例を示した半導体試験装置
のブロック図である。図において、第３図と同一部分に
は同一符号を付する。５は制御用コンピュータ２から測
定回路部３へ送られるデータを格納するバッファメモリ
、６はバックアメモリ５への書き込み及び読み出しを制
御するＤＭＡ制御回路である。
のブロック図である。図において、第３図と同一部分に
は同一符号を付する。５は制御用コンピュータ２から測
定回路部３へ送られるデータを格納するバッファメモリ
、６はバックアメモリ５への書き込み及び読み出しを制
御するＤＭＡ制御回路である。
さて、本実施例の動作を第２図のフローチャートに従っ
て説明する。まず、半導体試験装置１に半導体装置７が
セットされると、制御用コンピュータ２は、この試験が
第１回目のものであるか否かを判定する（ステップ２１
）。第１回目の試験であれば、メモリ２ｂ内のテストプ
ログラムを逐次解読しくステップ２２〕、対応するメモ
１Ｊ２ｂ内の補正データによυ補正計算を行なった後（
ステップ２３）、インターフェース４を経由して測定回
路部３ヘデータを送る。さらに、これと同時にＤＭＡ制
御回路６を介してバッファメモリ５に同一のデータを格
納する（ステップ２４）。次に、測定回路部３は送られ
てきたデータに基づき半導体装置７の測定を行なう（ス
テップ２５）。テストプログラムの全テスト項目を上記
の手順で行ない、最初の半導体装置７の試験を終了する
（ステップ２６）。そして、次回の半導体装置７の試験
より制御用コンピュータ２は、テストプログラムを解読
しくステップ２７）、第１回目の試験時にバッファメモ
リ５に格納した補正計算等のデータをＤＭＡ制御回路６
を介して測定回路部３へ転送する（ステップ２８）。測
定回路部３はこのデータに基づき半導体装置７の測定を
行なう（ステップ２９）。そして、テストプログラムの
全テスト項目をバッファメモリ５に格納した対応するデ
ータに基づいて試験を行ない動作を終了する（ステップ
３０）。
て説明する。まず、半導体試験装置１に半導体装置７が
セットされると、制御用コンピュータ２は、この試験が
第１回目のものであるか否かを判定する（ステップ２１
）。第１回目の試験であれば、メモリ２ｂ内のテストプ
ログラムを逐次解読しくステップ２２〕、対応するメモ
１Ｊ２ｂ内の補正データによυ補正計算を行なった後（
ステップ２３）、インターフェース４を経由して測定回
路部３ヘデータを送る。さらに、これと同時にＤＭＡ制
御回路６を介してバッファメモリ５に同一のデータを格
納する（ステップ２４）。次に、測定回路部３は送られ
てきたデータに基づき半導体装置７の測定を行なう（ス
テップ２５）。テストプログラムの全テスト項目を上記
の手順で行ない、最初の半導体装置７の試験を終了する
（ステップ２６）。そして、次回の半導体装置７の試験
より制御用コンピュータ２は、テストプログラムを解読
しくステップ２７）、第１回目の試験時にバッファメモ
リ５に格納した補正計算等のデータをＤＭＡ制御回路６
を介して測定回路部３へ転送する（ステップ２８）。測
定回路部３はこのデータに基づき半導体装置７の測定を
行なう（ステップ２９）。そして、テストプログラムの
全テスト項目をバッファメモリ５に格納した対応するデ
ータに基づいて試験を行ない動作を終了する（ステップ
３０）。
このように本装置は、制御用コンピュータ２から測定回
路部３へ送られる第１回目の補正計算等のデータをバッ
ファメモリ５に格納するため、半導体装置７の試験毎に
データの計算を行なう必要がなく試験時間を短縮するこ
とができる。
路部３へ送られる第１回目の補正計算等のデータをバッ
ファメモリ５に格納するため、半導体装置７の試験毎に
データの計算を行なう必要がなく試験時間を短縮するこ
とができる。
以上説明のように本発明は、制御用コンピュータから測
定回路部へ送られるデータを一時格納するバッファメモ
リを設けたことによυ、試験毎にデータの計算を行なう
必要がなく試験時間を短縮することができるという顕著
な効果を有する。
定回路部へ送られるデータを一時格納するバッファメモ
リを設けたことによυ、試験毎にデータの計算を行なう
必要がなく試験時間を短縮することができるという顕著
な効果を有する。
【図面の簡単な説明】
第１図は本発明に係る一実施例を示した半導体試験装置
のブロック図、第２図はそのフローチャート、第３図は
従来の半導体試験装置のブロック図、第４図はそのフロ
ーチャートである。 １・・・・半導体試験装置、２・・・・制御用コンピュ
ータ、３−・・・測定回路部、４・Φ・・インターフェ
ース、５・・・・バッファメモリ、６・・・・ＤＭＡ制
御回路、Ｔ・・・・半導体装置。
のブロック図、第２図はそのフローチャート、第３図は
従来の半導体試験装置のブロック図、第４図はそのフロ
ーチャートである。 １・・・・半導体試験装置、２・・・・制御用コンピュ
ータ、３−・・・測定回路部、４・Φ・・インターフェ
ース、５・・・・バッファメモリ、６・・・・ＤＭＡ制
御回路、Ｔ・・・・半導体装置。
Claims (1)
- 【特許請求の範囲】 半導体装置の動作を試験する半導体試験装置において、 前記半導体装置のデータを測定する測定回路部と、 前記測定回路部を制御する制御用コンピュータと、 前記制御用コンピュータから前記測定回路へ送られるデ
ータを一時格納するバッファメモリとを備えたことを特
徴とする半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63127311A JP2612469B2 (ja) | 1988-05-25 | 1988-05-25 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63127311A JP2612469B2 (ja) | 1988-05-25 | 1988-05-25 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01296179A true JPH01296179A (ja) | 1989-11-29 |
| JP2612469B2 JP2612469B2 (ja) | 1997-05-21 |
Family
ID=14956802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63127311A Expired - Lifetime JP2612469B2 (ja) | 1988-05-25 | 1988-05-25 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2612469B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150187A (en) * | 1979-05-11 | 1980-11-21 | Fujitsu Ltd | Superhigh-speed logical testing method |
-
1988
- 1988-05-25 JP JP63127311A patent/JP2612469B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150187A (en) * | 1979-05-11 | 1980-11-21 | Fujitsu Ltd | Superhigh-speed logical testing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2612469B2 (ja) | 1997-05-21 |
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