JPS63111554A - 共有メモリ試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、複数の処理装置間の共有メモリに対する複
数の処理装置からの競合アクセスにおいて、一定の条件
下で、共有メモリの健全性を試験する共有メモリ試験方
式に関するものである。

〔従来の技術〕

複数の処理装置間での共有メモリに対する競合アクセス
を行うシステムでは、一定の条件の下で共有メモリの健
全性を試験する必要がある。

そこで、従来は、第４図に示すように、ＡとＢの２台の
処理装置２，３が共有メモリ１を用いるようにしている
システムにおいては、これら２台の処理装置２，３は、
それぞれ独立に、それぞれの試験用のプログラムを読み
出し、これにより共有メモリ１の、近接した番地に対し
て、それぞれが同時に、独立して、書き込み／読み出し
の試験を行ない、これにより共有メモリ１の健全性を試
験するようになっていた。４ａ、５ａは表示装置、４ｂ
、５ｂはキーボード、６は試験装置全体を表わす。７は
タイミング計測器である。

このときの処理を第５図により説明する。

それぞれの処理装置１，２は、まず、ステップＳ　Ｔ　
５’Ｏで所定のパラメータの入力を行い、これに基いて
、ステップ５Ｔ５１，３２として共有メモリ１に対する
データの書き込みと読み出しとを行い、それをステップ
５Ｔ５３で調べ、データ不一致が検出されたら、ステッ
プ５Ｔ５４でその結果を出力させ、これをステップ５Ｔ
５５で指示があるまで繰り返すのである。

この結果は、第４図の入出力ターミナル４または５によ
って出力される。

また、このとき、タイミング計測器７を用い、これによ
り、試験処理実行中に各処理装置２，３によるシステム
バス占有信号等のタイミングの計測をおこなうようにし
、これにより試験結果の判断材料とする。

〔発明が解決しようとする問題点〕

従来の試験装置は以上のように構成されているので、試
験装置は、各処理装置毎に独立しており、それぞれの処
理装置の試験結果をオペレータが確認しなければならず
、試験時間がかなりかかってしまう。

また、書込みデータと読出しデータの一致のみを試験し
ているので、ある処理装置の共有メモリへのアクセスが
他と比較して、どの程度待たされているか等の優先順位
に対する試験は、信号のタイミングを、計測し判断する
必要があり、従って。

オペレータの技術力に依存するところが大きく、また、
８Ｉ！Ｉ定にかなりの時間が必要となってしまうなどの
問題点があった。

この発明は、上記のような問題点を解決するためになさ
れたもので、各処理装置間で試験情報のインターフェイ
スを取ることにより、試験装置全体としての試験結果が
簡単に得られ、試験時間の短縮をはかるとともに、共有
メモリへのアクセスにおける他の処理装置との時間的比
較も行なえる、共有メモリ試験方式を得ることを目的と
する。

〔問題点を解決するための手段〕

この発明の試験方式では、複数の処理装置のうち１つを
マスクとして、試験の実行の制御と試験結果の収集を行
なわせるとともに、全処理装置は、同回数の書込み／読
出しを行ない全回数完了した時点で、他の処理装置が何
回、書込み／読出しを完了していたかを試験結果として
、マスクの処理装置が収集するようにしたものである。

〔作用〕

この発明における試験方式は、１つの処理装置がマスク
となって試験を実行し、それにより試験結果が与えられ
、各処理装置における共有メモリアクセスが、他の処理
装置との競合状態において、どのように行なわれている
のかを、マクロ的に知ることができるようにする。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図は、この発明の一実施例を示すブロック図である。図
において、１は被試験用の共有メモリ、２は親となる処
理袋［Ａ、３は子となる処理装置Ｂ、４は入出力ターミ
ナルであって、この実施例では表示装置４ａとキーボー
ド４ｂより構成されている。共有メモリ１は、１ａの基
準データ・ブロック、１ｂの転送先データ・ブロックＡ
、１ｃの転送先データ・ブロックＢ、１ｄの同期用フラ
グ、１ｅの試験結果インターフェイス・ブロック（以下
、結果Ｉ／Ｆブロックと略記する）に分割されている。

尚、結果Ｉ／Ｆブロック１ｅは、試験結果を含む、各処
理装置間のインター・フェイス情報のエリアとして構成
され、各処理装置の転送数カウンタＡ、Ｂもここに含ま
れている。

試験を制御する処理装置Ａ（２）は、入出力ターミナル
４の信号入力によって試験を開始し、同期フラグ１ｄを
用いて、処理装置Ｂ（３）の試験の実行を制御しながら
、自らも試験を行なう。

第２図及び第３図は、それぞれ試験を実行すｇ処理装置
Ａ　（２）　、　Ｂ　（３）のプログラム・ステップを
示す流れ図で、第２図の５Ｔ２１〜２８と、第３図のＳ
ｒ１１〜３５は、同ステッシを示す。

第２図において、この処理が開始されると、入出力ター
ミナル４より、試験パラメータを入力する（ステップ５
Ｔ２１）。この入力処理により、指定されたパラメータ
を用いて、試験が開始される。初めに、基準データ・ブ
ロック１ａをセットしくステップ５Ｔ２２）、完了する
と、同期フラグ１ｄを、基準データ・セット完了状態と
する（ステップ５Ｔ２３）。基準データ・ブロック１ａ
の内容を１つづつ、転送数カウンタＡを１インクリメン
トさせながら、転送先ブロックＡ（ｌｂ）に転送する（
ステップ５Ｔ２４）。転送が完了したら、その時の転送
数カウンタＢをラッチする（ステップ５Ｔ２５）。その
後、基準データ・ブロック１ａと、転送先ブロックＡ（
ｌｂ）をベリファイする（ステップ５Ｔ２６）。同期フ
ラグ１ｄが処理装置Ｂ（２）試験完了状態になるのを待
機し、それぞれの処理装置の試験結果を、入出力ターミ
ナル４に出力する（ステップ５Ｔ２７）。

終了指示が入出力ターミナル４よりあれば、同期フラグ
１ｄを終了状態として終了する（ステップ５Ｔ２８）。

第３図において、同期フラグ１ｄが、終了状態であれば
処理を終了し、基準データ・セット完了状態であれば、
次のステップへ進む。その他の状態であれば、同期フラ
グ１ｄを監視しながら待機しておく（ステップ５Ｔ３Ｄ
）。基準データ・ブロック１ａの内容を１つづつ、転送
数カウンタＢを１インクリメントさせながら、転送先ブ
ロックＢ（ｌｃ）に転送する（ステップ５Ｔ３２）。転
送が完了したら、その時の転送数カウンタＡをラッチす
る（ステップ５Ｔ３３）。その後、基準データ・ブロッ
ク１ａと転送先ブロックＢ（ｌｃ）をベリファイする（
ステップ５Ｔ３４）。試験の結果を結果Ｉ／Ｆブロック
１ｅに格納して、同期フラグ１ｄを処理装置Ｂ（２）試
験完了状態として、フラグ監視状態へ戻る（ステップ５
Ｔ３５）。

上記実施例では、２つの処理装置について説明したが、
複数の処理装置についても、共有メモリ１の分割の構成
や、同期フラグ１ｄの数を変化させることにより、上記
実施例と同様の効果を奏する。

また競合状態を向上させるために、基準データ・ブロッ
ク１ａから転送を行なう各々の処理装置のプログラムを
、共有メモリ１上に転送し、各々の処理装置に、この共
有メモリ１から、プログラム・フェッチを行なわせなが
ら、試験を実施してもよい。

〔発明の効果〕

以上のように、この発明によれば、一つの処理装置が、
試験の実行を制御するとともに、競合アクセス時の、各
処理装置の動作が比較できるように、試験装置を構成し
たので、オペレータの操作は、簡略化され、試験時間短
縮や、共有メモリの信頼性向上等の効果が得られる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、第２
図、第３図はこの発明の一実施例のプログラム処理を示
すフローチャート、第４図は従来例のブロック図、第５
図は従来例のプログラム処理を示すフローチャートであ
る。 １は共有メモリ、２，３はそれぞれ処理装置。 ４．５は入出力ターミナル、６は試験装置本体。 ７はタイミング計測器、５Ｔ２１から２８はプログラム
処理の各ステップ、５Ｔ３１から３５は同じくプログラ
ム処理の各ステップ。 尚、図中、同一符号は同一、又は相当部分を示す。 第２図 第３図

Claims (1)

【特許請求の範囲】
1. メモリを共用する複数の処理装置を備えた共有メモリ試
   験方式において、上記複数の処理装置の中の一方に、こ
   れら処理装置による上記メモリに対するアクセス状態に
   所定の競合状態を実現させる実現機能と、この結果とし
   て各処理装置に現われる相対的競合状態を取り込み機能
   とを発揮させるための制御手段を設け、共有されている
   メモリの健全性判定結果が自動的に得られるように構成
   したことを特徴とする共有メモリ試験方式。