JPS615353A - 試験制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、主制御装置に接続された被制御装置の機能を
、主制御装置または被制御装置から個別に試験するのに
好適な試験制御方式に関する。

〔発明の背景〕

従来、データチャネル、バス、通信リンク等を介して主
制御装置に接続される被制御装置の機能を試験する方式
として次のような方式がある。

■被制御装置の機能確認用の試験プログラムを主制御装
置側に備え、該プログラムにより予め定められている被
制御装置の入出力インターフェース機能条件を試験する
。

■試験プログラムを備えた主制御装置を使用せず、被制
御装置単独でも自己の機能確認が行えるよう、単独試験
専用の機能を被制御装置に付加し、主制御装置に接続さ
れた被制御装置の機能を、主制御装置または被制御装置
から個別に試験する。

■の方式の場合は、試験プログラムを主制御装置から被
制御装置へ転送する必要があり、主制御装置の処理に負
担がかかという欠点がある。また、試験プログラムのデ
バグ時には、主制御装置と被制御装置とを接続し、主制
御装置に備えられた試験プログラムのバグ情報をデータ
化して被制御装置から主制御装置に転送してもらう必要
がある、ため、主制御装置で試験プログラムをファイル
化する際の作業が複雑となり、試験プログラムのデバグ
の効率が良くないという欠点がある。

主制御装置の負担を軽減矛るためには■の方式により被
制御装置が単独で機能確認する方が良いが、この方式に
は次のような欠点がある。

主制御装置と被制御装置の両方に個別に試験プログラム
を備える必要があるためシステム全体と　−してのメモ
リ容量が増大し不経済である。また、主制御装置に備え
る試験プログラムと被制御装置の単独試験用の機能は、
それぞれ独立に開発されているため、開発工数が大きく
なる。すなわち、主制御装置と被制御装置のＣＰＵが異
なる場合、主制御装置の試験プログラムが被制御装置の
プログラムに依存するため、異なるアセンブラ言語を意
識する必要があり、試験プログラムの追加、変更が困難
である。

〔発明の目的〕

本発明の目的は、上記のような従来技術の欠点を改善す
るため、主制御装置に接続された被制御装置の機能を、
主制御装置または被制御装置から個別に試験し得る試験
制御方式において、メモリ容量の低減化、試験プログラ
ムの追加、変更の容易化を図ることにある。

〔発明の概要〕

上記目的を達成するため、本発明は、主制御装置に接続
された被制御装置の機能を、主制御装置または被制御装
置から個別に試験し得る試験制御方式において、前記被
制御装置に当該被制御装置の機能を確認するための試験
プログラムを格納する記憶回路部と、試験結果出力部を
設け、当該被制御装置が単独で試験登行う場合は、前記
試験プログラムを実行して得られた試験結果を前記試験
結果出力部へ出力し、前記主制御装置からの指示に基づ
いてｉ験を行う場合は、前記試験プログラムを実行して
得られた試験結果を当該主制御装置ｔ・転送することに
特徴がある。

〔発明の実施例〕

以下１本発明の一実施例を図面に基づいて説明する。

第１図は本発明の一実施例を適用した主制御装置と被制
御装置の構成図である。

第１図において、■は主制御装置、２は被制御　　゛装
置、３は主制御装置１と被制御装Ｗ２を接続するデータ
チャネル、バス、通信リンク等の接続インタフェース線
、１１は主制御装Ｗ１用のタイプライタ等の入出力装置
である。また、被制御装置２を構成する２１は主制御装
Ｗ１との間で情報授受等を行うインタフェース部、２２
はプロセッサ等から成る制御回路部、２３はプログラム
および情報格納用の記憶回路部、２４は被制御装置２が
単独で試験を行う際の実行指示用の試験指示部。

２５は単独試験実行時の試験結果を出力表示する試験結
果出力部である。なお、被制御゛装置２の機能確認用の
試験プログラムは記憶回路部２３に格納され、該プログ
ラムは制御回路部２２で実行される。

次に、上記構成において、被制御装置２が鵬独で試験を
行う際の動作について説明する。

制御回路部２２は、試験指示部２４から試験実行の起動
を受けると、試験実行起動が試験指示部２４からかけら
れた旨、すなわち、単独試験である旨の表示を、記憶回
路部２３内の特定番地等に記憶させる。その後、制御回
路部２２は記憶回路部２３に格納されている試験プログ
ラムを読み出し、被制御装Ｗ２の機能確認試験を実行す
る。試験結果は、制御回路部２２から試験結果出力部２
５へ通知される。

試験結果出力部２５への通知方式として、被制御装置２
の個々の機能に対する試験結果を一括して通知する方式
を採用した場合は、個々の試験結果を順次、記憶回路部
２３に格納し、全体の試験が終了した後、試検結果の全
体を一括して試験結果出力部２５へ出力する。試検結果
の出力光は、制御回路部２２が、試験実行起動が被制御
装置２の試験指示部２４からかけられたものであること
を、予め記憶回路部２３に記憶しておいた上記表示に基
づいて判断することにより決定する。

なお、被制御装置２の個々の機能に対する試験結果をそ
の都度通知する方式では、試験結果が得られるたびに制
御回路２２はその内容を試験結果出力部２５へ通知する
。

次に、主制御装置ｌから試験実行指示が起動された場合
の動作について説明する。

主制御装置１は被制御装置２に対し、接続インタフェー
ス線３を介して試験実行指示を示すコマンドを送出する
。インタフェース部２１は該コマンドを受取ると、制御
回路部２２に対して主制御装置Ｉからの試験実行指示で
ある旨を通知する。

制御回路部２２は該通知を受けると試験実行起動が主制
御装置１からかけられた旨の表示を、記憶回路部２３の
特定番地に記憶させる。制御回路部２２は記憶回路部２
３から試験プログラムを読み出し、被制御装置２の機能
確認試験を実゛行し、試験結果を順次記憶回路部２３の
予め決められた領域に格納していく。

制御回路部２２は、試験が完了すると、試験実行指示が
主制御装置１からの起動に基づくことを、予め設定した
記憶回路部２３の特定番地内の情報に基づいて判断し、
主制御装置１への試験完了通知を接続インタフェース線
３を介して行う。主制御装置１は該通知を受は取ると、
インタフェース部２１を起動し、記憶回路部２３内の特
定領域に格納されている試験結果を主制御装置１へ転送
させ、被制御袋Ｗ２の試験結果を判断し、試験結果を入
出力装置１１に出力する。

なお、主制御装Ｗ１への試験完了通知は、上記のような
全ての試験が完了した後に行う方式を採用せず１個々の
試験が完了するごとに試験完了を通知する方式を採用す
ることも可能である。また、試験完了時、被制御装置２
が主制御装置１へ通知する方式を説明したが、通知する
方式とはせず、主制御装置１で時間監視を行うことによ
り被制御装置２の試験完了を間接的に判断する方式を採
用することも可能である。

この局に一本実施例１°よれば・被制御装置２１の記憶
回路部２３に格納した試験プログラムを、単独試験時と
主制御装置１からの試験実行起動時の２つの場合に共用
化しているため、システム全体としてのメモリ容量を低
減化することかやきる。

また、被制御装置２を試験するための試験プログラムを
主制御装置１から被制御袋［２へ転送する必要がなくな
る。さらに、主制御装置ＩＩと被制御装置２のＣ−ＰＵ
（制御回路部２２、主制御装置１のＣＰＵ　（制御回路
部）は図示省略）が異なっていたとしても、被制御袋ｗ
２の機能確認のための試験プログラムは被制御装置２に
格納され、主制御装Ｗｌからの試験実行起動時もこの試
験プログラムを使用するため、従来のように異なるアセ
ンブラ言語を意識する必要がなく、試験プログラムの追
加、変更が容易になる。

〔発明の効果〕

以上説明したように、本発明によれば、主制御装置に接
続された被制御装置の機能を、主制御装置または被制御
装置から個別に試験し得る試験制御方式において、メモ
リ容量の低減化、試験プログラムの追加、変更の容易化
を図ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例による試験制御方式を適用
した主制御装置と被制御装置の構成図である。 １：主制御装置、２：被制御装置、３：接続インタフェ
ース線、１１：入出力装置、２２：制御回路部、２３：
記憶回路部、２４：試験指示部、２５：試験結果出力部
。

Claims (1)

【特許請求の範囲】
1. （１）主制御装置に接続された被制御装置の機能を、主
   制御装置または被制御装置から個別に試験し得る試験制
   御方式において、前記被制御装置に当該被制御装置の機
   能を確認するための試験プログラムを格納する記憶回路
   部と、試験結果出力部を設け、当該被制御装置が単独で
   試験を行う場合は、前記試験プログラムを実行して得ら
   れた試験結果を前記試験結果出力部へ出力し、前記主制
   御装置からの指示に基づいて試験を行う場合は、前記試
   験プログラムを実行して得られた試験結果を当該主制御
   装置へ転送することを特徴とする試験制御方式。