JPH04177437A - デバッグ状況管理方式 - Google Patents

デバッグ状況管理方式

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JPH04177437A
JPH04177437A JP2303184A JP30318490A JPH04177437A JP H04177437 A JPH04177437 A JP H04177437A JP 2303184 A JP2303184 A JP 2303184A JP 30318490 A JP30318490 A JP 30318490A JP H04177437 A JPH04177437 A JP H04177437A
Authority
JP
Japan
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test
debugging
unit
status information
memory
Prior art date
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Pending
Application number
JP2303184A
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English (en)
Inventor
Toru Kaneko
透 金子
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [概要] 装置開発において使用されるテストプログラムによるデ
バッグ状況管理方式に関し、 オペレータの負担を軽減し、効率的なデバッグ作業を実
行することができるデバッグ状況管理方式を提供するこ
とを目的とし、 開発中の装置においてテストプログラムを実行してデバ
ッグ状態を管理するデバッグ状況管理方式において、 テスト項目に対応したテスト結果の良否に関するデバッ
グ状況情報を格納する格納領域と、記憶装置に記録され
ているデバッグ状況情報をメモリ上に読み出す読出手段
と、メモリ上のデバッグ状況情報を記憶装置に書き込む
書込手段と、記憶装置に記録されているデバッグ状況情
報またはメモリ上のデバッグ状況情報を出力装置に出力
する出力手段と、メモリ上のデバッグ状況情報を参照し
ながらテスト項目の実行の要否を判別する判別手段を備
え、テスト項目を順次または選別して実行してデバッグ
状況を管理するように構成する。
[産業上の利用分野コ 本発明は、装置開発において使用されるテストプログラ
ムによるデバッグ状況管理方式に関する。
開発中の装置においてテストプログラムを実行してデバ
ッグテストする際、テスト項目ごとの実行結果を記録す
ることによるデバッグ状況の把握、テスト項目を絞って
の重点的なデバッグの実施、レベルダウンチエツクなど
を的確に行うことが必要である。
特に、近年開発される装置は、ファームウェアの占める
割合が高く、ファームウェアは容易に改造が可能であり
、レベルダウンチエツクは開発途上において重要な項目
となる。したがって、ファームウェアを含めたテストを
行う場合にはテスト項目ごとの完了日付けなどのデバッ
グ状況記録の作成・管理を確実に行うことが重大である
さらに、デバッグ時の目的によって、未完了テスト項目
のみの実行やレベルダウンチエ、ツクなどの実行テスト
項目の選別が必要である。
[従来の技術] 従来の装置の開発途上において使用されるテストプログ
ラムは、例えば、初期処理を行う初期処理部、各テスト
項目のテストを行う複数のテストユニット、終了処理を
行う終了処理部、ユニットアドレスを格納するユニット
テーブル、エラー処理を行うエラー処理部、全体の制御
を行う制御部を備えている。
このような従来のテストプログラムにおいては、テスト
項目ごとのデバッグ状況の管理は、テスト終了時にテス
トを実行したオペレータが記録していた。
また、テストの際に実行するテスト項目については、す
べてのテスト項目を順次実行するか、オペレータがデバ
ッグ状況の記録を参照しながらテスト項目を選択して実
行していた。
[発明が解決しようとする課題] しかしながら、このようなデバッグ状況管理方式にあっ
ては、オペレータに負担がかかり、かつ、正確さにおい
ても記入ミスなどの不安が常に残るなど、デバッグの状
況管理として非効率的であり、また、デバッグ中のテス
ト項目だけの選択実行やレベルダウンチエツクはオペレ
ータが1つずつテスト項目を選択実行する必要があると
いう問題点があった。
本発明は、このような従来の問題点に鑑みてなされたも
のであって、オペレータの負担を軽減し、効率的なデバ
ッグ作業を実行することができるデバッグ状況管理方式
を提供することを目的としている。
[課題を解決するための手段] 第1図は本発明の原理説明図である。
第1図において、15Aはテスト項目に対応したテスト
結果の良否に関するデバッグ状況情報を格納する格納領
域、17Aは記憶装置4に記録されているデバッグ状況
情報をメモリ2上に読み出す読出手段、17Bはメモリ
2上のデバッグ状況情報を記憶装置4に書き込む書込手
段、17Cは記憶装置4に記録されているデバッグ状況
情報またはメモリ2上のデバッグ状況情報を出力装置6
に出力する出力手段、17Dはメモリ2上のデバッグ状
況情報を参照しながらテスト項目の実行の要否を判別す
る判別手段である。
[作用] 本発明においては、記憶装置内に記録されているデバッ
グ状況情報を出力装置に出力し、テストを行うときは、
デバッグ状況情報をメモリ上の格納領域に読み出す。そ
して、デバッグ状況情報を参照しながら、テスト項目の
実行の要否を判別し、テスト項目を順次または選別して
実行し、そのテスト結果をメモリ上の格納領域に格納す
る。終了したら、デバッグ情報を出力装置に出力し、ま
た、記憶装置にデバッグ情報を書き込む。
これによって、デバッグ状況の管理を含めたデバッグ作
業において、オペレータの手作業に頼ることなく、テス
ト実行時にテストプログラムによってデバッグ状況を記
憶装置に記録し、出力装置に出力することを可能とし、
また、実行するテストユニットの選別を可能とする。
その結果、オペレータの負担を軽減し、効率的なデバッ
グ作業を実行することができる。
[実施例] 以下、本発明の実施例を図面に基づいて説明する。
第2図〜第6図は本発明の一実施例を示す図である。
第3図において、1はCPU、2はRAMよりなるメモ
リであり、CPUIとメモリ2はバス3を介して接続さ
れている。4はデバッグ状況などを記録するためのディ
スク装置よりなる記憶装置であり、記憶装置4はインタ
フェース部5を介してバス3に接続されている。6はデ
バッグ状況などを表示、または出力するデイスプレィま
たはプリンタよりなる出力装置であり、出力装置6はイ
ンタフェース部7を介してバス3に接続されている。
前記メモリ2内にはデバッグ状況の管理を行うためのテ
ストプログラム8が格納されている。このテストプログ
ラム8の構成を第2図に示す。
第2図において、11はテストの実行を制御する制御部
、12はテストを実行する前に必要な初期設定(アダプ
タの初期化等)を行う初期処理部、13は各テスト項目
を実行するテストユニット、14はテストの後処理を行
う終了処理部、15は実行するテストユニット13のア
ドレスを並べたユニットテーブル、16は障害を検出し
た時にエラー表示などの処理をするエラー処理部である
ユニットテーブル15は、テスト項目に対応したテスト
結果の良否に関するデバッグ状況情報を格納する格納領
域15Aを有し、格納領域15Aにはデバッグ状況情報
としてテスト結果と前回結果が格納される。即ち、格納
領域15Aにはテスト完了日付け、またはデバッグ中の
場谷の走行可能なステップまでのポイントを示すチエツ
クポイント、テスト隘、ユニット魚が格納される。
17は管理情報処理部であり、管理情報処理部は、■ユ
ニットテーブル15のテスト状況情報の格納領域15A
のデータを記憶装置4に書込む、■記憶装置4のデバッ
グ状況情報(前回結果データ)を読出し、ユニットテー
ブル15の前回結果の領域15Aに格納する、■ユニッ
トテーブル15のテスト状況情報の格納領域15Aの内
容を出力装置6に出力する、■記憶装置4のデバッグ状
況情報(前回結果データ)を出力装置6に出力する、■
メモリ2上のデバッグ情報を参照しながらテスト項目の
実行の要否を判別する、といった機能を有する。すなわ
ち、管理情報処理部17は読出手段17A1書込手段1
7B1出力手段17Cおよび判別手段17Dとしての機
能を有する。
また、前記制御部11はユニットテーブル15のユニッ
トアドレスの順序に従ったテストユニット13の実行に
加え、前回結果データの内容を参照してデバッグ中のテ
ストユニット13のみの実行、完了テストユニット13
のみの実行といった走行モードを選択する機能と、各テ
ストユニット終了時にテスト実行結果をテスト結果の領
域15Aに格納する機能と、テスト終了時にテスト結果
の出力装置6への出力、記憶装置4への書込みを実行す
るかをオペレータの指示によって実行する機能を有する
次に、動作を説明する。
第4図はテストプログラムの処理を示すフローチャート
である。
第4図において、テストプログラムを起動すると、ステ
ップS1で最初にデバッグ状況記録を参照するか否かを
オペレータに間合せ、参照する場合は、ステップS2で
記憶装置4のデバッグ状況記録を出力装置6に出力する
記録を出力すると、ステップS3でテストを実行するか
否かを間合せ、実行する場合は処理を継続し、実行しな
い場合は処理を打ち切る。
次に、ステップS4でテストプログラム8はデバッグ状
況記録を記憶装置4から読出し、ユニットテーブル15
の前回結果の領域15Aに格納する。テストが初回で前
回の記録がない場合はALL  ’F’ を格納する。
前回の結果を格納すると、ステップS5でテストの走行
モードをオペレータに間合せる。走行モードは■すべで
のテストユニット13を実行する通常モード、■デバッ
グ完了のテストユニット13のみ実行するレベルダウン
チエツクモード、■デバッグ中のテストユニット13の
み実行する障害調査モード、を持ち、制御部11は選択
されたモードに従ってユニットテーブル15のユニット
アドレスと前回結果とを参照してテストユニット13の
実行を制御する。前回結果にはテスト完了日付は又はチ
エツクポイントなどが格納されており、テスト完了日付
けであれば先頭ビットを0′としく例えば199001
01等)、デバッグ中の場合すなわちチエツクポイント
は先頭ビットを1゛ とし、テストの走行モードに従っ
た実行は、このビットを参照することによって制御する
。テストが初回の場合はALL  ’F’ なので先頭
ビットは“1′ (デバッグ中)となる。テスト完了日
付けは必要に応じて時刻とする。時刻とするには装置の
時計機能を使用する方法やデバッグ状況情報の領域を拡
張する等の方法がある。
走行モードを決定すると、ステップS6でテストに必要
な初期処理(アダプタの初期化等)を行う。
初期処理が終了すると、ステップS7で走行モードとユ
ニットテーブル15のユニットアドレスより実行するテ
ストユニット13があるかを判別し、あるときはステッ
プS8でユニットテーブル15のユニットアドレスに従
ってテストユニット13を実行する。
テスト実行中にエラーが発生した場合は、ステップS1
0でエラー処理(エラー表示等)を行う。
テストユニット13の実行が終了すると、実行結果をユ
ニットテーブル15のテスト結果に格納する。ステップ
S9で正常終了した場合はステップS11で実行日付け
を、エラーを検出した場合はエラーしたチエツクポイン
トを格納する。
テストユニット13の実行が終了すると、S7に戻り、
走行モードとユニットテーブル15のユニットアドレス
より、さらに実行すべきテストユニット13があれば、
次のテストユニット13を実行する。
実行すべきテストユニット13がなくなると、ステップ
S12で終了処理(テストの後処理)を行う。
最後に、ステップS13で全テストユニット13の実行
結果を出力装置6に出力するか、またはテスト結果を記
憶装置4に記録するかをオペレータに間合せ、指示に従
って処理を行う。テスト結果の記録はテスト結果(今回
データ)の記録(すべて更新)、テスト結果(今回デー
タ)で結果(良否及びチエツクポイント)に変更があっ
たテストユニット13のデータのみの記録(一部更新)
、記録更新しない、のいずれかを選択するものとする。
第5図および第6図にテスト終了後のユニットテーブル
15と走行モード・記録更新の例を示す。
第5図はテストプログラム8の実行が初回で記憶装置4
にデバッグ状況記録がない場合の例であり、第6図はテ
ストプログラム8の実行が2回目以降で記憶装置4にデ
バッグ状況の記録がある場合の例である。
これによって、デバッグ状況の情報はオペレータが記録
することなく、テストプログラム8の処理で記憶装置4
に記録され、テスト実行の際、出力装置6に出力、参照
することが可能となり、さらに、テスト走行モードを設
けることによってデバッグ中のテストユニット13のみ
の実行やレベルダウンチエツク等必要に応じたテストユ
ニット13の選択実行が可能となる。
[発明の効果] 以上説明したように、本発明によれば、装置の開発途上
でのテストプログラムによるデバッグ作業において、オ
ペレータが自分でデバッグ状況の記録をとることなく、
テストプログラムを実行した際にテストプログラムでデ
バッグ状況の記録を行うことによってオペレータの負担
を軽減し、オペレータによる記録ミスなどの不安もなく
正確にデバッグ状況の管理ができ、デバッグ作業の時間
も短縮できる。また、テストプログラム実行時にデバッ
グ状況を参照することによって、デバッグ中のテスト項
目のみの実行やレベルダウンチエツクといったテスト項
目を選別して実行することを可能とし、デバッグ作業の
効率を上げることができる。
【図面の簡単な説明】
第1図は本発明の原理説明図、 第2図は本発明の一実施例に係るテストプログラムの構
成を示す図、 第3図は装置の全体構成図、 第4図はテストプログラムの処理を示すフローチャート
、 第5図はユニットテーブルと走行モード、記録更新の例
を示す説明図、 第6図はユニットテーブルと走行モード、記録更新の他
の例を示す説明図である。 図中 1・・・CPU。 2・・・メモリ、 3・・・バス、 4・・・記憶装置、 5.7・・・インタフェース部、 6・・・出力装置、 8・・・テストプログラム、 11・・・制御部、 12・・・初期処理部、 13・・・テストユニット、 14・・・終了処理部、 15・・・ユニットテーブル、 15A・・・格納領域、 16・・・エラー処理部、 17・・・管理情報処理部、 17A・・・読出手段、 17B・・・書込手段、 17C・・・出力手段、 17D・・・判別手段。

Claims (1)

  1. 【特許請求の範囲】 開発中の装置においてテストプログラムを実行してデバ
    ッグ状態を管理するデバッグ状況管理方式において、 テスト項目に対応したテスト結果の良否に関するデバッ
    グ状況情報を格納する格納領域(15A)と、記憶装置
    (4)に記録されているデバッグ状況情報をメモリ(2
    )上に読み出す読出手段(17A)と、メモリ(2)上
    のデバッグ状況情報を記憶装置(4)に書き込む書込手
    段(17B)と、記憶装置(4)に記録されているデバ
    ッグ状況情報またはメモリ(2)上のデバッグ状況情報
    を出力装置(6)に出力する出力手段(17C)と、メ
    モリ(2)上のデバッグ状況情報を参照しながらテスト
    項目の実行の要否を判別する判別手段(17D)を備え
    、テスト項目を順次または選別して実行してデバッグ状
    況を管理することを特徴とするデバッグ状況管理方式。
JP2303184A 1990-11-08 1990-11-08 デバッグ状況管理方式 Pending JPH04177437A (ja)

Priority Applications (1)

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JP2303184A JPH04177437A (ja) 1990-11-08 1990-11-08 デバッグ状況管理方式

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JP2303184A JPH04177437A (ja) 1990-11-08 1990-11-08 デバッグ状況管理方式

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JPH04177437A true JPH04177437A (ja) 1992-06-24

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ID=17917895

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JP2303184A Pending JPH04177437A (ja) 1990-11-08 1990-11-08 デバッグ状況管理方式

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JP (1) JPH04177437A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08235025A (ja) * 1995-02-24 1996-09-13 Nec Corp プログラムテスト支援管理装置及びプログラムテスト支援管理方法

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* Cited by examiner, † Cited by third party
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