JPH0246969B2 - - Google Patents

Description

【発明の詳細な説明】 〈技術分野〉 この発明はワンチツプマイクロコンピユータの
プログラム開発におけるデバツグシステムに関す
るものである。

〈従来技術〉 従来、ワンチツプマイクロコンピユータのデバ
ツグシステムは、IC及びその他Tr等で作製され
たマイクロコンピユータと同等の機能をもつLSI
に、更にLSI内の各レジスタ等の状況を表示する
機能等を加えたモツクアツプか、又はワンチツプ
マイクロコンピユータの機能に内部各レジスタ出
力及びその他デバツグ機能を加えて作られたLSI
（エバリユエーシヨンチツプ）を使用したシステ
ムが用いられていた。

しかし、上記双方のシステムとも、プログラム
のデバツグが終了した後、マイクロコンピユータ
の周辺回路との調整を図かるため、改めて実装用
エバリユエーシヨンチツプ（ピギーバツクタイ
プ）を入手し、実装テストを行なわなければなら
ず、デバツキング及び実装テストに夫々のシステ
ムが必要となり、マイクロコンピユータを完成す
るためのプログラム開発システムが複雑であるば
かりでなく、作業に手間が掛るという問題があつ
た。

〈発明の目的〉 本発明は、上記従来のマイクロコンピユータプ
ログラム開発システムの問題点に鑑みてなされた
もので、プログラム開発から実装テストまで１つ
のシステムで実行することができるデバツグシス
テムを提供する。

〈実施例〉 ４ビツトワンチツプマイクロコンピユータのデ
バツグシステムを実施例に挙げて説明する。

本実施例においては、４ビツトワンチツプマイ
クロコンピユータのための同一構成からなるエバ
リユエーシヨンチツプを２個使用する。第１図に
おいて、第１のエバリユエーシヨンチツプ１はデ
バツクのためのCPUとなり、ワンチツプマイク
ロコンピユータ１として本来具備する端子１ａに
加えてデバツクのための周辺回路との結合端子が
設けられている。第２のエバリユエーシヨンチツ
プ２はピギーバツクタイプに搭載され、同一ピギ
ーバツク３に搭載されたプログラムメモリ４によ
つて制御される。ピギーバツク３には、ワンチツ
プマイクロコンピユータの機能を備えた上記エバ
リユエーシヨンチツプ２がデバツク実行によつて
取り込んだワンチツプマイクロコンピユータのレ
ジスタ等の内容を表示するための出力端子３ａが
設けられている。該出力端子３ａはワンチツプマ
イクロコンピユータが本来具備する出力端子が流
用される。

上記第１のエバリユエーシヨンチツプ１とピギ
ーパツク３の間は信号ライン５で結合される。プ
ログラムメモリ６はデバツクすべきプログラムが
書き込まれてなり、第１エバリユエーシヨンチツ
プ１からのアドレス指定に基いて書き込まれた内
容からデバツクすべきプログラムが順次出力さ
れ、ゲート回路７を介して第１エバリユエーシヨ
ンチツプ１に入力されて、第１エバリユエーシヨ
ンチツプ１はプログラムを実行する。デバツク時
点は、メモリ或いはキー入力等から構成されたブ
レイクポイント設定装置８によつて入力され、該
ポイント設定入力は排他的OR回路９を介してホ
ールド入力として第１エバリユエーシヨンチツプ
１に与えられる。尚デバツクのためのホールド入
力はピギーバツク３に設けられたホールド入力端
子３ｂからも端子５ｅを通じて供給し得る。

次に上記構成のデバツクシステムにおけるデバ
ツクのための動作を第２図のフローチヤートと共
に説明する。まずデバツクスタートに続いて、ス
テツプ１としてピギーバツク３にコントロール用
プログラムメモリ４がセツトされ、上記第１図に
示したシステムが組まれる（ステツプ２）。次に
ステツプ３によりデバツクすべきプログラムをプ
ログラムメモリ６に書き込み、書き込まれたデバ
ツクプログラムに従つてシステムの動作を確認す
る（ステツプ４）。ステツプ５の判定回路でシス
テムのプログラム実行が正常と判定されれば、ピ
ギーバツク３のコントロールメモリ４を取り外し
（ステツプ６）、代つてプログラムメモリ６の内容
を搭載し（ステツプ７）、ワンチツプマイクロコ
ンピユータをセツトする回路基板等に第２エバリ
ユエーシヨンチツプ２及びプログラムメモリ６を
搭載したピギーバツク３を取り付けて（ステツプ
８）実装テストに移る。次のステツプ９で外部回
路とのマツチングを観察し、異常なしと判定され
ればデバツクは終了する。一方判定（ステツプ
10）の結果異常が検出されればプログラム６を修
正するステツプ11を経て、この修正プログラムに
対して上述のステツプ１以降の動作が実行されて
再度プログラムの検討が実行される。また上記ス
テツプ４のシステム動作確認過程の実行におい
て、判定ステツプ６で動作に異常が検出されれ
ば、ステツプ12においてブレイクポイントが設定
され、ホールドキー３ｂによりレジスタの内容の
観測が実行され、観測結果に基いて適宜プログラ
ムの修正が実行される（ステツプ13）。修正され
たプログラム内容はステツプ３でプログラムメモ
リ６に書き込まれて、上述のデバツキングが再び
実行される。

次に上記デバツキング動作フローのステツプ４
における動作異常検出時に第１及び第２エバリユ
エーシヨンチツプが行なう動作について第３図の
フローチヤートを用いて説明する。

エバリユエーシヨンチツプ１がステツプ14（第
２図のステツプ４）でプログラムメモリ６を実行
している過程で、プログラムのアドレスがブレイ
クポイント設定装置８によつて予め設定されたア
ドレスに達すると排他的OR回路９から、或いは
端子３ｂに与えられる外部からのいずれかにより
ホールド信号が与えられ、該ホールド信号の判別
ステツプ15を経て第１エバリユエーシヨンチツプ
１は入力されたホールド信号により一旦ホールド
状態になる（ステツプ16）。第１エバリユエーシ
ヨンチツプ１がホールド状態になると信号ライン
中のCPUホールド出力５ａによりホールド信号
が加えられたことを第２エバリユエーシヨンチツ
プ２に知らせる。プログラムメモリ４によつて制
御される第２エバリユエーシヨンチツプ２はホー
ルド信号を検出して（ステツプ17）、コントロー
ル用プログラムメモリ４の内容を実行し、一方信
号ライン５ｇ及びゲート回路７により第１エバリ
ユエーシヨンチツプ１をプログラムメモリ６から
の指令と切り離し（ステツプ18）、第２エバリユ
エーシヨンチツプ２を搭載したピギーバツク３の
出力５ｃによつて第１エバリユエーシヨンチツプ
１を制御する。このときの第１エバリユエーシヨ
ンチツプ１のホールドアドレスを信号ライン５ｄ
を経て第２エバリユエーシヨンチツプ２内に設け
られたRAM等に記憶させ（ステツプ19）ホール
ド時点の状態を保持させる。第２エバリユエーシ
ヨンチツプ２は、第１エバリユエーシヨンチツプ
１に対して、ステツプ20及びステツプ21で示す如
く信号ライン５ｆを通してワンステツプ動作さ
せ、ワンチツプマイクロコンピユータのための各
レジスタ、RAM及びフラツグ等の内容が、第１
エバリユエーシヨンチツプ１からピギーバツク３
側に信号ライン５ｂを通して取り込まれる。この
ときレジスタ、RAM、フラツグ等の内容などデ
バツクに有用なホールド時の状態の取り込みは、
エバリユエーシヨンチツプ１及び２を、デバツク
中の動作を制御するプログラムメモリ６による制
御から、ピギーバツク３に搭載されたコントロー
ル用プログラムメモリ４からの信号による制御に
切換えて行われる。取り込まれた内容の出力はス
テツプ入力端子３ｃからの読み出し信号により、
ピギーバツク３の出力端子３ａから表示等のため
に出力される（ステツプ22）。表示内容に応じて
誤り訂正が施こされ、メモリ６に書き込まれる。
上述のようにエバリユエーシヨンチツプを制御す
るためのプログラムメモリの切換えが実行される
ため、第１エバリユエーシヨンチツプはステツプ
16〜21の間はホールド状態にあり、またこの間本
来マイクロコンピユータとして用意されている端
子１ａの出力信号は変化せず、この変化がない状
態でホールド時の状態を第２エバリユエーシヨン
チツプ側に取り込むことができる。

全レジスタの内容を出力したことがステツプ23
で検出された後、第２エバリユエーシヨン２側の
全レジスタの内容がホールド直後の状態に戻され
る（ステツプ24）と共に、信号ライン５ｃ，５ｆ
を経て第１エバリユエーシヨン１側のレジスタの
内容も元の状態に戻される（ステツプ25）。更に
第２エバリユエーシヨン側からホールドアドレス
を戻すべく信号ライン５ｆを経て第１エバリユエ
ーシヨン側にアドレス復帰信号が与えられ（ステ
ツプ26，27）、続いて動作を制御するためのプロ
グラムメモリが、ピギーバツク３に搭載されてい
たメモリ４からプログラムメモリ６に切換えられ
（ステツプ28）、この指令が信号ライン５ｇを経て
第１エバリユエーシヨンチツプ１に入力され、ス
テツプ29で再度プログラムメモリ６の支配下とな
る。第１エバリユエーシヨンテツプ１はホールド
が切れるまで一応ホールド状態が保持される。第
２エバリユエーシヨンチツプ側はホールド信号の
解除が判定されて、再びスタート状態に戻る。

次に上記動作によつてデバツクを終了したコン
トロール用プログラムメモリ４はシステムより取
り外され、第２図のフローチヤートで説明した如
く、コントロール用プログラム４に代えてデバツ
クの結果を書き込んせメモリ６がピギーバツク３
に搭載される。ピギーバツク３にはワンチツプマ
イクロコンピユータのエバリユエーシヨンチツプ
２が搭載されているため、デバツク結果と併せて
実際に使用する回路構成になると共に、実装状態
においても実際に使用するLSIと同じ形態にな
り、同じピギーバツク３によつて上記デバツクに
続いて実装テストが実行できる。

〈効果〉 以上本発明によれば、エバリユエーシヨンチツ
プに更にピギーバツクタイプのエバリユエーシヨ
ンチツプを使用するため、プログラムのデバツグ
終了後、同じピギーバツクによつて実装テストを
行うことができ、従来システムのようなワンチツ
プマイクロコンピユータのデバツグシステムの他
に実装テスト用のピギーバツクタイプのエバリユ
エーシヨンチツプの入手が不要となり、プログラ
ム開発から実装テストまでが一つのデバツグシス
テムで行うことができる。

また、チツプは双方とも同一エバリユエーシヨ
ンチツプを使用する（パツケージ及びボンデイン
グのみ異る）システムである為、システム開発が
エバリユエーシヨンチツプの開発のみで済み、手
間が軽減されると共に経済性にすぐれたシステム
を得ることができる。

【図面の簡単な説明】

第１図は本発明による一実施例を示すブロツク
図、第２図及び第３図は本発明の動作を説明する
ためのフローチヤートである。 １，２……エバリユエーシヨンチツプ、３……
ピギーバツク、４……コントロール用プログラム
メモリ、５……信号ライン、６……プログラムメ
モリ、８……ブレイクポイント設定装置、９……
排他的OR回路。

Claims (1)

【特許請求の範囲】
1. １ ワンチツプマイクロコンピユータの機能を備
   えると共に、ワンチツプマイクロコンピユータに
   内蔵されたレジスタの内容を表示させ得る機能を
   備えた少なくとも２個のエバリユエーシヨンチツ
   プと、一方のエバリユエーシヨンチツプ及びデバ
   ツクコントロール用プログラムメモリが搭載され
   たピギーバツクと、該ピギーバツクと他方のエバ
   リユエーシヨンチツプ間を結合する信号ライン
   と、上記エバリユエーシヨンチツプにホールド入
   力を供給するブレイクポイント設定手段と、上記
   エバリユエーシヨンチツプに結合されたデバツク
   するためのプログラムが書き込まれてなるメモリ
   とからなることを特徴とするLSIのデバツグシス
   テム。