JPS63127170A - 集積回路試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路試験装置に関し、特に、ＩＣテストパ
ターンメモリを搭載したランダムロジック集積回路試験
装置に関する。

〔従来の技術〕

従来、この種の集積回路試験装置においては、ランダム
ロジックＩＣの機能試験パターンを記憶するＩＣテスト
パターンメモリ回路（以下パターンメモリと称す）の動
作確認は、通常、テストプログラムが動作しないモード
を設定し、パターンメモリ動作確認用の独立した制御プ
ログラムを使用して行っていた。

〔発明が解決しようとする問題点〕

上述した従来の試験装置は、ＩＣの測定上のトラブル、
特に、入力波形や出力期待波形に異常が認められるよう
な機能試験上のトラブルが発生すると、その測定を中断
せしめて制御プログラムを実行し、長時間かけてパター
ンメモリの動作確認をしているため、非能率的であると
いう問題点がある。

上述した従来の集積回路試験装置に対し、本発明は、見
かけ」二、ＩＣの測定を中断せず、測定を実行していな
い空き時間にパターンメモリの動作確認を行うという独
創的内容を有する。

１問題点を解決するための手段Ｊ 本発明の試験装置は、集積回路を試験するためのテスト
パターンを予め格納するパターンメモリと、 試験を実行しかつ試験における集積回路測定中か非測定
中かに応じてそれぞれ終了信号と開始信号を発生するト
リガ回路が設けられたテスタ制御回路と、 試験を実行させるためにパターンメモリからテストパタ
ーンを読み出してテスタ制御回路に供給するが開始信号
と終了信号に応答してパターンメモリのチェックをそれ
ぞれ開始し終了するテスタ制御コンピュータ とから成り、上記テスタ制御回路にはさらに、パターン
メモリのチェック中に異常が認められると集積回路の試
験を中断させるアラーム回路を設けたことを特徴とする
。

［実施例〕 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

本実施例は、テスタ制御コンピュータ２００゜テスタ制
御回路３００およびＩＣ機能試験パターンを格納するパ
ターンメモリ５００を有し、それぞれはパスライン４０
０によって接続されている。

パターンメモリ５００は、ＩＣを試験するためのテスト
パターンを予め格納しており、テスタ制御コンピュータ
２００は、このデス１〜パターンを読み出してテスタ制
御回路３００に供給しＩＣの試験を行わせる。

テスタ制御回路３００は、テスタ制御コンピュータ２０
０から供給されるテス１へパターンに対応した入力波形
を発生して被試験ＩＣに印加し、その出力波形を出力期
待波形と比較することによりＩ　Ｃの良否を判定する。

テスタ制御回路３００には、１へリガ回路３０２とアラ
ーム回路３１０が設けられている。１へリガ回路３０２
はテスト信号３０１が°“１゛と“０パに切替るのに応
答して開始信号３０３と終了信号３０４を出力する。

テスト信号３０１は、被試験ＩＣがテスＩ・治具（図示
省略）にセットされて測定中には°“０パになっており
、また被試験ＩＣをテスト治具から取り外すと１′°に
なる。

テスタ制御コンピュータ２００内の制御プログラム２０
１は、上記開始信号３０３に応答してテストパターンメ
モリチェックを開始し、また、終了信号３０４に応答し
てテストパターンメモリチェックを終了する。

上記のテストパターンメモリチェックの間にパターンメ
モリ５００中の一部に於いて、異常が認められた場合、
テスタ制御コンピュータ２００よリバスライン４００を
通じてアラーム回路３１０にその精報を送出し、アラー
ム回路３１０はＩＣの測定の実行を中止せしめる信号、
即ちアラーム信号３１１を発生し、測定を不可能な状態
にする。

これにより、ＩＣ測定上のトラブルを未然に防止できる
ことになる。

なお、ＩＣ測定に必要な試験パターンは、パターンメモ
リ５００に予め書かれているか、メモリチェックを実行
すると、試験パターンの内容が書換えられる為、これを
防ぐには実際の試験パターンデータをテスタ制御コンピ
ュータ２００　（！ＩＩＩに一時的に退避し、終了後に
試験パターンデータをパターンメモリ５００に戻すよう
にすればよい。

〔発明の効果〕

以上説明したように、本発明は、Ｉ　Ｃのハンドリング
により生じる空き時間等のように、測定しない時間に、
テスタ制御コンピュータ搭載の制御プログラムがテスト
パターンメモリの試験を実施するようにしたため、ＩＣ
測定上の１−ラブル、特に、機能試験パターンの異常に
於けるＩ・ラブルを試験能率を低下させることなく未然
に防止できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図を示す。 ２００・・・テスタ制御コンピュータ、２０１・・・制
御プログラム、３００・・・テスタ制御回路、３０１・
・・テスト信号、３０２・・・トリガ回路、３０３・・
・開始信号、３０４・・・終了信号、３１０・・・アラ
ーム回路、３１１・・・アラーム信号、４００・・・パ
スライン、千　１　圀

Claims (1)

1. 【特許請求の範囲】 集積回路を試験するためのテストパターンを予め格納す
   るパターンメモリと、 前記試験を実行しかつ該試験における集積回路測定中か
   非測定中かに応じてそれぞれ終了信号と開始信号を発生
   するトリガ回路が設けられたテスタ制御回路と、 前記試験を実行させるために前記パターンメモリから前
   記テストパターンを読み出して前記テスタ制御回路に供
   給するが前記開始信号と終了信号に応答して前記パター
   ンメモリのチェックをそれぞれ開始し終了するテスタ制
   御コンピュータとから成り、前記テスタ制御回路にはさ
   らに、前記チェック中に異常が認められると前記集積回
   路の試験を中断させるアラーム回路を設けたことを特徴
   とする集積回路試験装置。