JPS6180070A - Ｉｃテスタ - Google Patents
ＩｃテスタInfo
- Publication number
- JPS6180070A JPS6180070A JP59203333A JP20333384A JPS6180070A JP S6180070 A JPS6180070 A JP S6180070A JP 59203333 A JP59203333 A JP 59203333A JP 20333384 A JP20333384 A JP 20333384A JP S6180070 A JPS6180070 A JP S6180070A
- Authority
- JP
- Japan
- Prior art keywords
- test
- fail
- failed
- items
- test items
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＩＣテスタに関し、更に詳しくは、テスト実行
時に発生するフェイルの記録に関する。
時に発生するフェイルの記録に関する。
（従来の技術）
ＩＣテスタは、ＩＣの生産ラインの製品検査装置として
も用いられることが多い。
も用いられることが多い。
このような生産ラインにおける製品検査装置として用い
るのにあたっては、多くのテスト項目を高速に実行する
ことが要求され、製品ＩＣの不良解析動作も生産ライン
と同様の実行速度で行えることが望ましい。
るのにあたっては、多くのテスト項目を高速に実行する
ことが要求され、製品ＩＣの不良解析動作も生産ライン
と同様の実行速度で行えることが望ましい。
（発明が解決しようとする問題点）
ところが、従来の【Ｃテスタは、テスト結果を「バス」
か「フェイル」かのみで出力するように構成されていた
。
か「フェイル」かのみで出力するように構成されていた
。
このために、不良解析動作時に全テスト項目を実行した
結果フェイルになったとしても、フェイルなったテスト
項目は不明であり、これらフェイルになったテスト項目
を知るためには全ての測定データを見直さなければなら
ず、リアルタイムでの解析が行えないという欠点があっ
た。
結果フェイルになったとしても、フェイルなったテスト
項目は不明であり、これらフェイルになったテスト項目
を知るためには全ての測定データを見直さなければなら
ず、リアルタイムでの解析が行えないという欠点があっ
た。
本発明は、このような問題点に鑑みてなされたもので、
その目的は、テストの実行速度を犠牲にすることなくフ
ェイルになったテスト項目をテスト終了後に直ちに知る
ことができるＩＣテスタを実現することにある。
その目的は、テストの実行速度を犠牲にすることなくフ
ェイルになったテスト項目をテスト終了後に直ちに知る
ことができるＩＣテスタを実現することにある。
（問題点を解決づるための手段）
前記した問題点を解決する本発明は、ＩＣのテスト実行
時にフェイルしたテスト項目の数及びフェイルしたテス
ト項目を記憶するフェイルメモリと、ＩＣのテスト実行
時にフェイルが発生する毎にテスト実・行装置から加え
られるフェイル発生信号及びフェイルしたテスト項目信
号に従って前記フェイルメモリにフェイルしたテスト項
目の数及びフェイルしたテスト項目を書き込むフェイル
メモリ制御回路とで構成されたことを特徴とするもので
ある。
時にフェイルしたテスト項目の数及びフェイルしたテス
ト項目を記憶するフェイルメモリと、ＩＣのテスト実行
時にフェイルが発生する毎にテスト実・行装置から加え
られるフェイル発生信号及びフェイルしたテスト項目信
号に従って前記フェイルメモリにフェイルしたテスト項
目の数及びフェイルしたテスト項目を書き込むフェイル
メモリ制御回路とで構成されたことを特徴とするもので
ある。
（実施例）
以下、図面を参照し本発明の実施例を詳細に説明する。
図は本発明の一実施例を示す構成図である。図において
、１は被測定［Ｃ２のテストを実行するテスト実行装置
である。、３はフェイルメモリであり、ｆｃ２のテスト
実行時にフェイルしたテスト項目の数を記憶するスタッ
クポインタと、フェイルしたテスト項目を記憶するスタ
ックとを有している。４はフェイルメモリａｉ制御回路
であり、【Ｃのテスト実行時にフェイルが発生する毎に
テスト実行族＠１から加えられるフェイル発生信号Ｓｆ
及びフェイルしたテスト項目（１１号＞Ｓｔに従って７
エイルメモリ３にフェイルしたテスト項目の数及びフェ
イルしたテスト項目を書き込む機能を有するものである
。
、１は被測定［Ｃ２のテストを実行するテスト実行装置
である。、３はフェイルメモリであり、ｆｃ２のテスト
実行時にフェイルしたテスト項目の数を記憶するスタッ
クポインタと、フェイルしたテスト項目を記憶するスタ
ックとを有している。４はフェイルメモリａｉ制御回路
であり、【Ｃのテスト実行時にフェイルが発生する毎に
テスト実行族＠１から加えられるフェイル発生信号Ｓｆ
及びフェイルしたテスト項目（１１号＞Ｓｔに従って７
エイルメモリ３にフェイルしたテスト項目の数及びフェ
イルしたテスト項目を書き込む機能を有するものである
。
このような構成において、テスト実行族［１は、ＩＣ２
のテスト実行中にフェイルが発生する毎に、フェイルメ
モリ制御装置４にフェイル発生信号Ｓｆ及びフェイルし
たテスト項目信号Ｓ【を加える。
のテスト実行中にフェイルが発生する毎に、フェイルメ
モリ制御装置４にフェイル発生信号Ｓｆ及びフェイルし
たテスト項目信号Ｓ【を加える。
該フェイルメモリ制御回路４は、フェイル発生信号Ｓｆ
を受けると、フェイルメモリ３のスタックポインタの内
容を１カウント増加させ、加えられたテスト項目信号３
ｔの内容をスタックポインタで指定されるスタックに書
き込む。そして、全テスト項目を実行した後、テスト実
行族［１はフェイルメモリ３からフェイルの数を読み出
し、そのフェイルの数だけフェイルしたテスト項目の内
容を読み出して表示する。
を受けると、フェイルメモリ３のスタックポインタの内
容を１カウント増加させ、加えられたテスト項目信号３
ｔの内容をスタックポインタで指定されるスタックに書
き込む。そして、全テスト項目を実行した後、テスト実
行族［１はフェイルメモリ３からフェイルの数を読み出
し、そのフェイルの数だけフェイルしたテスト項目の内
容を読み出して表示する。
このように構成することにより、従来のように全テスト
項目実行後に全ての測定データを見直すことなく直ちに
フェイルしたテスト項目を知ることができる。
項目実行後に全ての測定データを見直すことなく直ちに
フェイルしたテスト項目を知ることができる。
又、テスト実行装置は、フェイル発生時にはフェイルメ
モリ制御回路にフェイル発生信号とテスト項目信号を加
えるだけでよく、特に実行速度を犠牲にすることもない
。
モリ制御回路にフェイル発生信号とテスト項目信号を加
えるだけでよく、特に実行速度を犠牲にすることもない
。
（発明の効果）
以上説明したように、本発明によれば、ＩＣテスタにフ
ェイルとなったテスト項目を記憶させることができるの
で、テストの実行速度を犠牲にすることなく、フェイル
になったテスト項目をテスト終了後に直ちに知ることが
できるＩＣテスタが実現できる。
ェイルとなったテスト項目を記憶させることができるの
で、テストの実行速度を犠牲にすることなく、フェイル
になったテスト項目をテスト終了後に直ちに知ることが
できるＩＣテスタが実現できる。
図は本発明の一実施例を示す構成図である。
１・・・テスト実行装置 ２・・・被測定【Ｃ３・・・
フェイルメモリ
フェイルメモリ
Claims (1)
- ＩＣのテスト実行時にフェイルしたテスト項目の数及び
フェイルしたテスト項目を記憶するフェイルメモリと、
ＩＣのテスト実行時にフェイルが発生する毎にテスト実
行装置から加えられるフェイル発生信号及びフェイルし
たテスト項目信号に従って前記フェイルメモリにフェイ
ルしたテスト項目の数及びフェイルしたテスト項目を書
き込むフェイルメモリ制御回路とで構成されたことを特
徴とするＩＣテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203333A JPS6180070A (ja) | 1984-09-28 | 1984-09-28 | Ｉｃテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203333A JPS6180070A (ja) | 1984-09-28 | 1984-09-28 | Ｉｃテスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180070A true JPS6180070A (ja) | 1986-04-23 |
Family
ID=16472273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59203333A Pending JPS6180070A (ja) | 1984-09-28 | 1984-09-28 | Ｉｃテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180070A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317573A (en) * | 1989-08-30 | 1994-05-31 | International Business Machines Corporation | Apparatus and method for real time data error capture and compression redundancy analysis |
-
1984
- 1984-09-28 JP JP59203333A patent/JPS6180070A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317573A (en) * | 1989-08-30 | 1994-05-31 | International Business Machines Corporation | Apparatus and method for real time data error capture and compression redundancy analysis |
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