JPH08114650A - 半導体集積回路試験装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は半導体集積回路が形成された被測定素
子がＩ／Ｏ端子を有する場合にその動作試験を行うこと
ができ、また障害解析を容易に行うことができる半導体
集積回路試験装置を提供することを目的とする。 【構成】半導体集積回路が形成された入出力共通端子
（Ｉ／Ｏ端子）を有する被測定素子１２と、素子１２の
良品である良品素子１３と、各素子１２，１３の駆動信
号を供給し、またＩ／Ｏ端子を備えた試験信号発生手段
１１と、各素子１２，１３の作動時の双方の出力信号を
比較し、各素子１２、１３のＩ／Ｏ端子の出力信号同士
の比較も行う比較手段１４とを具備し、手段１１のＩ／
Ｏ端子を、良品素子１３のＩ／Ｏ端子に接続すると共
に、抵抗値が被測定素子１２のＩ／Ｏ端子の入力インピ
ーダンスよりも十分低く、かつ出力インピーダンスより
も十分高い抵抗器Ｒを介して被測定素子１２のＩ／Ｏ端
子に接続して構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路試験装置
に関する。この試験装置は、半導体集積回路により形成
される例えばＣＰＵ等の素子の試験を行うものである。
半導体集積素子の試験は、一般的にＬＳＩテスタ等の非
常に高価で操作が複雑な試験装置で行われるので、安価
で容易に試験を行うことができる試験装置が要望されて
いる。

【０００２】

【従来の技術】従来、半導体集積回路による素子単体の
試験、障害解析は、一般的に汎用性のあるＬＳＩテスタ
により行われている。また、素子がパソコン等の装置上
に実装された状態ではＩＣＥ(In-Circuit-Emurator) 、
汎用のオシロスコープ又はロジックアナライザ等が用い
られて試験が行われている。

【０００３】しかし、ＬＳＩテスタは上述の産業上の利
用分野にも記述したように、非常に高価であり、操作に
専門の知識を有する。また有効なテストプログラムを作
成するのに多大な工数を要す。ＩＣＥ、オシロスコープ
又はロジックアナライザ等を使用しての装置上での半導
体集積素子の障害解析は、間欠不良の場合、その不良を
検出するのが非常に困難である。

【０００４】このようなことから、図４に示す半導体集
積回路試験装置が用いられている。この図において、１
は試験信号発生装置、２は被測定素子、３は良品素子、
４は比較回路、５は表示部である。

【０００５】試験信号発生装置１は、完成品であるパソ
コン等の製品装置、或いは評価用の試作装置であり、測
定しようとする半導体集積回路が形成された素子だけ装
置から外してある。被測定素子２は、その外された例え
ばＣＰＵ等の素子であり、正常に作動するかどうかがま
だ未確認のものである。良品素子３は、被測定素子２の
正常品であり、正常に作動することが確認されているも
のである。

【０００６】また被測定素子２及び良品素子３には、こ
れらがＣＰＵであれば、ＣＰＵが動作するに必要な信号
が試験信号発生装置１から各々の素子２，３に同タイミ
ングで供給されるようになっており、良品素子２から試
験信号発生装置１へは、試験信号発生装置１が作動する
に必要な信号が入力されるようになっている。

【０００７】即ち、試験信号発生装置１と良品素子３と
で、パソコン等の装置１の完成状態が再現されている。
比較回路４は、各素子２及び３から出力される信号を比
較し、この比較結果を表示部５へ出力するものである。
各素子２，３は同タイミングで作動するので、被測定素
子２が正常であれば良品素子３と同じ信号が比較回路４
へ出力されることになる。

【０００８】表示部５は、比較回路４から出力される比
較結果を示す信号に応じて、素子２，３の出力信号が等
しいか異なっているかを表示するものである。もし、被
測定素子２が正常に作動していれば、良品素子３と被測
定素子２との出力信号は同一であるから、比較回路４は
一致を示す信号を出力し、表示部５はその一致している
ことを所定タイミング毎に表示する。

【０００９】被測定素子２に欠陥がある場合は、良品素
子３とは異なった動作を行うので、良品素子３と被測定
素子２との出力信号は異なり、比較回路４は不一致を示
す信号を出力し、表示部５はその不一致であることを所
定タイミング毎に表示する。この表示結果により測定者
は被測定素子２が良品かどうかを判断することができ
る。

【００１０】

【発明が解決しようとする課題】ところで、近年、パソ
コン等の装置においては、入出力共通端子（Ｉ／Ｏ端
子）を有するＣＰＵ等の素子が多く用いられているが、
上述した図４に示す半導体集積回路試験装置において
は、被測定素子２がＩ／Ｏ端子を有する場合にその良／
不良の試験が行えない問題があった。

【００１１】また、被測定素子２と良品素子３との出力
信号比較結果から被測定素子２が良／不良品であること
は容易に判断できるものの、不良品であった場合に被測
定素子２の障害解析を容易に行えない問題があった。

【００１２】これは被測定素子２が不良品の場合、不良
発生時の波形を一旦記憶し、その波形をロジックアナラ
イザ等で観測して障害解析を行わねばならなかったから
である。

【００１３】本発明は、このような点に鑑みてなされた
ものであり、半導体集積回路が形成された被測定素子が
Ｉ／Ｏ端子を有する場合にその動作試験を行うことがで
き、また障害解析を容易に行うことができる半導体集積
回路試験装置を提供することを目的としている。

【００１４】

【課題を解決するための手段】図１に本発明の原理図を
示す。図中、１２は半導体集積回路が形成された入出力
共通端子Ｉ／Ｏを有する被測定素子、１３は被測定素子
１２の良品である良品素子、１１は試験信号発生手段で
あり、被測定素子１２及び良品素子１３の入出力共通端
子Ｉ／Ｏとで信号の入出力を行う機能を備えたものであ
る。１４は比較手段であり、被測定素子１２及び良品素
子１３の作動時の双方の出力信号を比較するものであ
り、被測定素子１２及び良品素子１３の入出力共通端子
Ｉ／Ｏから出力される信号同士の比較も行うものであ
る。

【００１５】この発明の特徴は、試験信号発生手段１１
の入出力共通端子Ｉ／Ｏを、良品素子１３の入出力共通
端子Ｉ／Ｏに接続すると共に、抵抗値が被測定素子１２
の入出力共通端子Ｉ／Ｏの入力インピーダンスよりも十
分低く、かつ出力インピーダンスよりも十分高い抵抗器
Ｒを介して被測定素子１２の入出力共通端子Ｉ／Ｏに接
続して構成されていることである。

【００１６】

【作用】上述した本発明によれば、試験信号発生手段１
１の入出力共通端子Ｉ／Ｏが出力モードで、各素子１
２，１３の入出力共通端子Ｉ／Ｏが入力モードの場合
は、手段１１から出力される信号は良品素子１３の入出
力共通端子Ｉ／Ｏへ直接入力されるが、被測定素子１２
の入出力共通端子Ｉ／Ｏへは抵抗器Ｒを介して入力され
る。この場合、被測定素子１２の入力インピーダンス
は、抵抗器Ｒの抵抗値よりも十分高いので、抵抗器Ｒを
介して入力される信号は良品素子１２に入力端力される
信号とほぼ同一となる。

【００１７】逆に、各素子１２，１３の入出力共通端子
Ｉ／Ｏが出力モードで、試験信号発生手段１１の入出力
共通端子Ｉ／Ｏが入力モードの場合に、各素子１２，１
３が異なったレベルの信号を出力したとする。この場合
でも、被測定素子１２の出力インピーダンスよりも十分
高い抵抗値の抵抗器Ｒが接続されているので、後段への
影響は無視できるほど小さくなり、本来出力されるべき
良品素子１２からの信号が試験信号発生手段１１の入出
力共通端子Ｉ／Ｏへ出力されることになる。

【００１８】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図２は本発明の第１実施例による半導体集
積回路試験装置のブロック構成図である。

【００１９】図２において、１１は試験信号発生装置、
１２は被測定素子、１３は良品素子、１４は比較回路、
１５は表示部である。試験信号発生装置１１は、完成品
であるパソコン等の製品装置、或いは評価用の試作装置
であり、測定しようとする半導体集積回路が形成された
素子だけ装置から外してある。被測定素子１２は、その
外された例えばＣＰＵ等のＩ／Ｏ端子を有する素子であ
り、正常に作動するかどうかがまだ未確認のものであ
る。良品素子１３は、被測定素子１２の正常品であり、
正常に作動することが確認されているものである。

【００２０】また被測定素子１２及び良品素子１３に
は、これらがＣＰＵであれば、ＣＰＵが動作するに必要
な信号が試験信号発生装置１１から各々の素子１２，１
３に同タイミングで供給されるようになっており、良品
素子１２から試験信号発生装置１１へは、試験信号発生
装置１１が作動するに必要な信号が入力されるようにな
っている。

【００２１】即ち、試験信号発生装置１１の出力端子Ｏ
ＵＴと被測定素子１２及び良品素子１３の各入力端子Ｉ
Ｎとが接続され、良品素子１３の出力端子ＯＵＴと試験
信号発生装置１１の入力端子ＩＮとが接続されている。
また試験信号発生装置１１のＩ／Ｏ端子（図に符号Ｉ／
Ｏで付した箇所）と良品素子１３のＩ／Ｏ端子とが接続
されると共に、試験信号発生装置１１のＩ／Ｏ端子と被
測定素子１２のＩ／Ｏ端子が抵抗器Ｒを介して接続され
ている。

【００２２】抵抗器Ｒは、その抵抗値が被測定素子１２
のＩ／Ｏ端子の入力インピーダンスよりも十分低く、か
つ出力インピーダンスよりも十分高いものであり、各々
の素子１２，１３が出力モードの場合に、被測定素子１
２の出力信号が良品素子１３の出力信号に影響を及ぼさ
ないようにするためのものである。

【００２３】つまり、試験信号発生装置１と良品素子３
とで、パソコン等の装置１の完成状態が再現されてい
る。比較回路１４は、各素子１２及び１３の出力端子Ｏ
ＵＴ及びＩ／Ｏ端子から出力される信号を比較し、この
比較結果を表示部１５へ出力するものである。各素子１
２，１３は同タイミングで作動するので、被測定素子１
２が正常であれば良品素子１３と同じ信号が比較回路１
４へ出力されることになる。

【００２４】表示部５は、比較回路４から出力される比
較結果を示す信号に応じて、素子２，３の出力信号が等
しいか異なっているかを表示するものである。このよう
な構成の試験装置の動作を説明する。試験信号発生装置
１１のＩ／Ｏ端子が出力モードで、各素子１２，１３の
Ｉ／Ｏ端子が入力モードの場合は、装置１１から出力さ
れる信号は良品素子１３のＩ／Ｏ端子へ直接入力される
が、被測定素子１２のＩ／Ｏ端子へは抵抗器Ｒを介して
入力されることになる。

【００２５】しかし、被測定素子１２の入力インピーダ
ンスは、抵抗器Ｒの抵抗値よりも十分高いので、抵抗器
Ｒを介して入力される信号は良品素子１２に入力端力さ
れる信号とほぼ同一となる。

【００２６】逆に、各素子１２，１３のＩ／Ｏ端子が出
力モードで、試験信号発生装置１１のＩ／Ｏ端子が入力
モードの場合は、双方の素子１２，１３が同一レベルの
信号をＩ／Ｏ端子から出力していれば問題ないことは明
らかである。

【００２７】もし、各素子１２，１３が異なったレベル
の信号を出力した場合、抵抗器Ｒが無いと考えると各素
子１２，１３の出力電圧は互いに接続されている相手の
電圧に影響されることになる。例えば、良品素子１３の
出力レベルが「Ｌ」レベルで被測定素子１２の出力レベ
ルが「Ｈ」レベルの場合、本来は「Ｌ」レベルを試験信
号発生装置１１のＩ／Ｏ端子へ出力したいが、「Ｈ」レ
ベルが出力されることになる。

【００２８】しかし、この実施例では、被測定素子１２
の出力インピーダンスよりも十分高い抵抗値の抵抗器Ｒ
が接続されているので、後段への影響は無視できるほど
小さくなる。例えば、先に記述したようなレベルの場合
でも、抵抗器Ｒの存在で被測定素子１２の「Ｈ」レベル
が減衰してほぼ０Ｖとなり、これによって本来出力され
るべき良品素子１２からの「Ｌ」レベルが試験信号発生
装置１１のＩ／Ｏ端子へ出力されることになる。

【００２９】このように各素子１２，１３のＩ／Ｏ端子
から出力される信号は比較回路１４へ入力される。各素
子１２，１３の出力端子ＯＵＴからも比較回路１４へそ
の動作に応じた信号が出力される。但し良品素子１３の
出力端子ＯＵＴからは、試験信号発生装置１１の入力端
子ＩＮへも信号が出力される。

【００３０】ここで、被測定素子１２が正常に作動して
いれば、良品素子１３と被測定素子１２との出力信号は
同一であるから、比較回路１４は等しいことを示す信号
を出力し、表示部１５はその等しいことを所定タイミン
グ毎に表示する。

【００３１】被測定素子１２に欠陥がある場合は、良品
素子１３とは異なった動作を行うので、良品素子１３と
被測定素子１２との出力信号は異なり、比較回路１４は
信号が異なることを示す信号を出力し、表示部１５はそ
の異なったことを所定タイミング毎に表示する。この表
示結果により測定者は被測定素子１２が良品かどうかを
判断することができる。

【００３２】以上説明した第１実施例によれば、被測定
素子１２がＩ／Ｏ端子を有するものであっても、その良
／不良の試験を行うことができる。次に、第２実施例の
半導体集積回路試験装置を図３を参照して説明する。但
し、図３に示す第２実施例において図４に示した従来例
の各部に対応する部分には同一符号を付し、その説明を
省略する。

【００３３】図３に示す第２実施例の特徴は、試験信号
発生装置１に、解析プログラムを記憶したメモリ部１８
を設け、比較回路４から出力される比較結果を示す信号
が不一致を示すものである場合に、試験信号発生装置１
に割り込みがかかって解析プログラムが実行されるよう
にした点にある。

【００３４】即ち、試験信号発生装置１には、試験用の
割込入力端子ＩＲが設けられ、その割込入力端子ＩＲに
比較回路４の出力端子が接続されている。解析プログラ
ムは、不一致の信号を出力した被測定素子２の動作回路
箇所を再作動させるものである。また、被測定素子２の
不良が多い特定回路箇所を作動させるもの、或いはその
特定回路箇所の作動により不良が発生しなかった場合に
全ての動作を行わせるものであってもよい。例えば、被
測定素子２がＣＰＵである場合は、その内部レジスタの
読み出しを行うものである。

【００３５】その解析プログラムの実行により作動する
被測定素子２の出力信号波形をリアルタイムで観測すれ
ば、容易に障害解析を行うことができる。観測の方法と
しては、解析プログラム実行時に被測定素子２から出力
される信号波形を、表示部５に表示できるように特別の
プログラムを表示部５の制御部に設けるか、或いは、ロ
ジックアナライザを用意し、解析プログラムを実行する
ための割り込みがかかった場合にロジックアナライザを
起動して、その後の解析プログラム実行に応じた波形を
観測するようにする等、種々の方法が考えられる。

【００３６】以上説明した第２実施例によれば、被測定
素子２の不良箇所が不一致信号として検出された際に、
その箇所を再動作させてほぼリアルタイムでその不良箇
所の作動による信号波形を観測することができるので、
障害解析を容易に行うことが可能となる。この第２実施
例の構成は図２に示した第１実施例にも当てはめること
ができる。

【００３７】

【発明の効果】以上説明したように、本発明によれば、
半導体集積回路が形成された被測定素子がＩ／Ｏ端子を
有する場合にその動作試験を行うことができ、また障害
解析を容易に行うことができる効果がある。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の第１実施例による半導体集積回路試験
装置のブロック構成図である。

【図３】本発明の第２実施例による半導体集積回路試験
装置のブロック構成図である。

【図４】従来例による半導体集積回路試験装置のブロッ
ク構成図である。

【符号の説明】

１１ 試験信号発生装置 １２ 入出力共通端子（Ｉ／Ｏ端子）を有する被測定素
子 １３ 入出力共通端子（Ｉ／Ｏ端子）を有する良品素子 １４ 比較手段 １５ 表示手段 Ｒ 抵抗器

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路が形成された被測定素子
   と、該被測定素子の良品である良品素子と、該被測定素
   子及び該良品素子に同一な作動信号を供給する試験信号
   発生手段と、該被測定素子及び該良品素子の作動時の双
   方の出力信号を比較する比較手段とを有し、該比較手段
   の比較結果が一致の場合に該被測定素子が良品、不一致
   の場合に不良品であることを試験する半導体集積回路試
   験装置において、 前記被測定素子及び前記良品素子が入出力共通端子を有
   する場合に、該被測定素子及び該良品素子の入出力共通
   端子とで信号の入出力を行う機能を備えた試験信号発生
   手段の入出力共通端子を、該良品素子の入出力共通端子
   に接続すると共に、抵抗値が該被測定素子の入出力共通
   端子の入力インピーダンスよりも十分低く、かつ出力イ
   ンピーダンスよりも十分高い抵抗器を介して該被測定素
   子の入出力共通端子に接続し、前記被測定素子及び前記
   良品素子の入出力共通端子から出力される信号を前記比
   較手段によって比較するように構成したことを特徴とす
   る半導体集積回路試験装置。
2. 【請求項２】 前記試験信号発生手段に、前記比較結果
   の不一致により割り込みをかける割り込み手段と、この
   割り込み手段により割り込みがかかった場合に、該不一
   致の原因である信号を出力した前記被測定素子の動作回
   路を再作動させる第１の実行を行う解析プログラムとを
   具備したことを特徴とする請求項１記載の半導体集積回
   路試験装置。
3. 【請求項３】 半導体集積回路が形成された被測定素子
   と、該被測定素子と同等な良品素子と、該被測定素子及
   び該良品素子に同一な作動信号を供給する試験信号発生
   手段と、該被測定素子及び該良品素子の作動時の双方の
   出力信号を比較する比較手段とを有し、該比較手段の比
   較結果が一致の場合に該被測定素子が良品、不一致の場
   合に不良品であることを試験する半導体集積回路試験装
   置において、 前記試験信号発生手段に、前記比較結果の不一致により
   割り込みをかける割り込み手段と、この割り込み手段に
   より割り込みがかかった場合に、該不一致の原因である
   信号を出力した前記被測定素子の動作回路を再作動させ
   る第２の実行を行う解析プログラムとを具備したことを
   特徴とする請求項１記載の半導体集積回路試験装置。
4. 【請求項４】 前記解析プログラムが、前記第１又は第
   ２の実行を行うものに代え、前記被測定素子の故障が多
   発する特定回路を作動させる第３の実行を行うものであ
   ることを特徴とする請求項２又は３記載の半導体集積回
   路試験装置。
5. 【請求項５】 前記解析プログラムが、前記第１又は第
   ２の実行を行うものに代え、前記被測定素子の全ての回
   路を作動させる第４の実行を行うものであることを特徴
   とする請求項２又は３記載の半導体集積回路試験装置。
6. 【請求項６】 前記解析プログラムによる前記第１〜第
   ４の実行に応じた前記被測定素子の作動時に、該被測定
   素子から出力される信号の波形を表示する手段を設けた
   ことを特徴とする請求項２〜５の何れかに記載の半導体
   集積回路試験装置。