JPH09185519A - Ｉｃ試験用プログラムのデバック装置 - Google Patents
Ｉｃ試験用プログラムのデバック装置Info
- Publication number
- JPH09185519A JPH09185519A JP8000812A JP81296A JPH09185519A JP H09185519 A JPH09185519 A JP H09185519A JP 8000812 A JP8000812 A JP 8000812A JP 81296 A JP81296 A JP 81296A JP H09185519 A JPH09185519 A JP H09185519A
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- JP
- Japan
- Prior art keywords
- test
- pseudo
- tester
- program
- test result
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- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＩＣ試験用プログラムをＩＣ試験装置を実動
させることなくデバックすることができるＩＣ試験用プ
ログラムのデバック装置を提供する。 【解決手段】 汎用コンピュータのオペレーションシス
テムの下にＩＣ試験用プログラムを組み込むことにより
疑似ＩＣテスタを構成し、疑似ＩＣテスタの下にインタ
ーフェースを介して仮想被試験素子部、試験条件設定
部、試験項目設定部、試験結果解析部、判定部を接続
し、仮想被試験素子部に設定した仮想データを疑似ＩＣ
テスタに入力し、疑似ＩＣテスタの試験結果を、試験結
果解析部で解析し、疑似ＩＣテスタを構成するプログラ
ムが正常に動作しているか否かを判定部で判定するよう
に構成したことを特徴とするＩＣ試験用プログラムのデ
バック装置。
させることなくデバックすることができるＩＣ試験用プ
ログラムのデバック装置を提供する。 【解決手段】 汎用コンピュータのオペレーションシス
テムの下にＩＣ試験用プログラムを組み込むことにより
疑似ＩＣテスタを構成し、疑似ＩＣテスタの下にインタ
ーフェースを介して仮想被試験素子部、試験条件設定
部、試験項目設定部、試験結果解析部、判定部を接続
し、仮想被試験素子部に設定した仮想データを疑似ＩＣ
テスタに入力し、疑似ＩＣテスタの試験結果を、試験結
果解析部で解析し、疑似ＩＣテスタを構成するプログラ
ムが正常に動作しているか否かを判定部で判定するよう
に構成したことを特徴とするＩＣ試験用プログラムのデ
バック装置。
Description
【０００１】
【発明の属する技術分野】この発明はＩＣ試験装置を動
作させるに必要なプログラムが正常に動作するか否かを
試験するＩＣ試験用プログラムのデバック装置に関す
る。
作させるに必要なプログラムが正常に動作するか否かを
試験するＩＣ試験用プログラムのデバック装置に関す
る。
【０００２】
【従来の技術】図２に一般に用いられているＩＣ試験装
置の概略の構成を示す。図中１はＩＣ試験装置の全体を
示す。ＩＣ試験装置１はパターン発生器２と、波形フォ
ーマッタ３，論理比較器４，不良解析メモリ５等によっ
て構成される。６は被試験ＩＣを示す。この被試験ＩＣ
６はテストヘッドに設けられたパフォーマンスボード７
に装着されて試験が行われる。
置の概略の構成を示す。図中１はＩＣ試験装置の全体を
示す。ＩＣ試験装置１はパターン発生器２と、波形フォ
ーマッタ３，論理比較器４，不良解析メモリ５等によっ
て構成される。６は被試験ＩＣを示す。この被試験ＩＣ
６はテストヘッドに設けられたパフォーマンスボード７
に装着されて試験が行われる。
【０００３】パターン発生器２は被試験ＩＣ６に与える
パターン信号の元になるパターンデータ（ディジタル信
号）を出力する。波形フォーマッタ３はパターン発生器
２から出力されるパターンデータを元にアナログのテス
トパターン信号を生成し、このテストパターン信号を被
試験ＩＣ６に与える。論理比較器４は被試験ＩＣ６の応
答出力信号と波形フォーマッタ３から出力される期待値
パターンとを比較し、不一致を検出して被試験ＩＣ６の
不良を検出する。不一致の発生アドレスを不良解析メモ
リ５に記憶し、不良解析を行う。
パターン信号の元になるパターンデータ（ディジタル信
号）を出力する。波形フォーマッタ３はパターン発生器
２から出力されるパターンデータを元にアナログのテス
トパターン信号を生成し、このテストパターン信号を被
試験ＩＣ６に与える。論理比較器４は被試験ＩＣ６の応
答出力信号と波形フォーマッタ３から出力される期待値
パターンとを比較し、不一致を検出して被試験ＩＣ６の
不良を検出する。不一致の発生アドレスを不良解析メモ
リ５に記憶し、不良解析を行う。
【０００４】試験の開始に当たって被試験ＩＣ６の各ピ
ンに対して試験条件の設定が行われる。つまり、波形フ
ォーマッタ３はパターン発生器２から与えられるピンデ
ータ（試験条件）に従って、被試験ＩＣ６の各端子ごと
にパターン信号の生成条件（信号のＨ論理の電圧値、Ｌ
論理の電圧値、ＲＺ，ＮＲＺ等の波形形式、信号の立上
り、立下りのタイミング等）が設定される。
ンに対して試験条件の設定が行われる。つまり、波形フ
ォーマッタ３はパターン発生器２から与えられるピンデ
ータ（試験条件）に従って、被試験ＩＣ６の各端子ごと
にパターン信号の生成条件（信号のＨ論理の電圧値、Ｌ
論理の電圧値、ＲＺ，ＮＲＺ等の波形形式、信号の立上
り、立下りのタイミング等）が設定される。
【０００５】このため、波形フォーマッタ３には各ピン
Ｐ１〜ＰＮごとにデータメモリが設けられ、このデータ
メモリにピンデータを記憶し、波形フォーマッタ３の動
作条件を規定している。ＩＣの試験は大きく分けて機能
試験と直流試験とがある。機能試験とは被試験ＩＣ６に
試験パターン信号を与え、その試験パターン信号に対し
て予定した動作を実行しているか否かを見る試験であ
る。また直流試験は被試験ＩＣの各端子の直流特性が予
定した特性を満たしているか否かを見る試験である。例
えば既知の電圧を印加した状態で予定した電流が取り出
せるか否か、或いは既知の電流を流し込むか、または取
り出している状態で端子に予定した電圧が発生するか否
かを見る。前者を電圧印加電流測定試験、後者を電流印
加電圧測定試験等と呼んでいる。
Ｐ１〜ＰＮごとにデータメモリが設けられ、このデータ
メモリにピンデータを記憶し、波形フォーマッタ３の動
作条件を規定している。ＩＣの試験は大きく分けて機能
試験と直流試験とがある。機能試験とは被試験ＩＣ６に
試験パターン信号を与え、その試験パターン信号に対し
て予定した動作を実行しているか否かを見る試験であ
る。また直流試験は被試験ＩＣの各端子の直流特性が予
定した特性を満たしているか否かを見る試験である。例
えば既知の電圧を印加した状態で予定した電流が取り出
せるか否か、或いは既知の電流を流し込むか、または取
り出している状態で端子に予定した電圧が発生するか否
かを見る。前者を電圧印加電流測定試験、後者を電流印
加電圧測定試験等と呼んでいる。
【０００６】機能試験を行う場合も、Ｈ論理の電圧を正
規の５Ｖから４Ｖに低下させて試験う行うとか、或いは
Ｌ論理の電圧を正規の０Ｖから0.５Ｖに上昇させて試験
を行うとか、各種の条件で試験が実行される。これらの
試験条件は予めテストプログラムに組み込まれ、どの項
目の試験を行うかが決定される。
規の５Ｖから４Ｖに低下させて試験う行うとか、或いは
Ｌ論理の電圧を正規の０Ｖから0.５Ｖに上昇させて試験
を行うとか、各種の条件で試験が実行される。これらの
試験条件は予めテストプログラムに組み込まれ、どの項
目の試験を行うかが決定される。
【０００７】
【発明が解決しようとする課題】上述したように、ＩＣ
試験装置１はテストプログラムによって試験条件が設定
され、設定された条件に従って試験が実行される。従っ
て、ＩＣ試験用プログラムは、試験項目の設定と、各試
験項目ごとに試験条件を設定し、試験の実行、試験結果
の格納等多岐にわたり膨大なプログラムとなる。このプ
ログラムが正常に動作するか否かを評価するには、従来
は不良個所が特定されているＩＣを実際に試験し、その
特定した個所で不良を検出するか否かを見てプログラム
が正常に動作しているか否かを判定している。
試験装置１はテストプログラムによって試験条件が設定
され、設定された条件に従って試験が実行される。従っ
て、ＩＣ試験用プログラムは、試験項目の設定と、各試
験項目ごとに試験条件を設定し、試験の実行、試験結果
の格納等多岐にわたり膨大なプログラムとなる。このプ
ログラムが正常に動作するか否かを評価するには、従来
は不良個所が特定されているＩＣを実際に試験し、その
特定した個所で不良を検出するか否かを見てプログラム
が正常に動作しているか否かを判定している。
【０００８】このように、従来はプログラムをデバック
するためにＩＣ試験装置を実際に使用しなければならな
いことと、不良個所が特定されているＩＣを各種用意し
なければならない不都合がある。実際に不良のモードは
多数存在するため、全ての不良モードに対応して不良の
ＩＣを用意することは不可能である。また不良のモード
ごとに実際にＩＣを試験するのは時間が掛かる欠点もあ
る。
するためにＩＣ試験装置を実際に使用しなければならな
いことと、不良個所が特定されているＩＣを各種用意し
なければならない不都合がある。実際に不良のモードは
多数存在するため、全ての不良モードに対応して不良の
ＩＣを用意することは不可能である。また不良のモード
ごとに実際にＩＣを試験するのは時間が掛かる欠点もあ
る。
【０００９】この発明の第１の目的は、ＩＣ試験装置を
実動させることなく、ＩＣ試験用プログラムのデバック
を実行することができるＩＣ試験用プログラムのデバッ
ク装置を提供しようとするものである。この発明の第２
の目的は、実際のＩＣを用いることなく、ＩＣ試験用プ
ログラムのデバックを行うことができるＩＣ試験用プロ
グラムのデバック装置を提供しようとするものである。
実動させることなく、ＩＣ試験用プログラムのデバック
を実行することができるＩＣ試験用プログラムのデバッ
ク装置を提供しようとするものである。この発明の第２
の目的は、実際のＩＣを用いることなく、ＩＣ試験用プ
ログラムのデバックを行うことができるＩＣ試験用プロ
グラムのデバック装置を提供しようとするものである。
【００１０】
【課題を解決するための手段】この発明では、例えばワ
ークステーション等と呼ばれている汎用コンピュータに
よってＩＣ試験用プログラムを実行させ、疑似ＩＣテス
タを構成する。汎用コンピュータにはＩＣ試験用プログ
ラムの他に、プログラムによって構成される仮想被試験
素子部を設ける。この仮想被試験素子部に各種の仮想デ
ータを設定することができるように構成し、この仮想デ
ータが試験条件に従って読み取られることにより、ＩＣ
試験プログラムが正しく良、不良を検出するか否かを見
て、ＩＣ試験用プログラムが正常に動作しているか否か
を評価できるように構成したものである。
ークステーション等と呼ばれている汎用コンピュータに
よってＩＣ試験用プログラムを実行させ、疑似ＩＣテス
タを構成する。汎用コンピュータにはＩＣ試験用プログ
ラムの他に、プログラムによって構成される仮想被試験
素子部を設ける。この仮想被試験素子部に各種の仮想デ
ータを設定することができるように構成し、この仮想デ
ータが試験条件に従って読み取られることにより、ＩＣ
試験プログラムが正しく良、不良を検出するか否かを見
て、ＩＣ試験用プログラムが正常に動作しているか否か
を評価できるように構成したものである。
【００１１】従って、この発明によればＩＣ試験装置を
用いることなく、簡単にＩＣ試験用プログラムをデバッ
クすることができる。また仮想被試験素子部を設けたか
ら、この仮想被試験素子部には任意の仮想データを設定
することができる。従って、現実に発生し得る不良モー
ドの全てにわたってＩＣ試験用プログラムの動作を検査
することができるため、信頼性の高いデバックを実施す
ることができる利点が得られる。
用いることなく、簡単にＩＣ試験用プログラムをデバッ
クすることができる。また仮想被試験素子部を設けたか
ら、この仮想被試験素子部には任意の仮想データを設定
することができる。従って、現実に発生し得る不良モー
ドの全てにわたってＩＣ試験用プログラムの動作を検査
することができるため、信頼性の高いデバックを実施す
ることができる利点が得られる。
【００１２】
【発明の実施の形態】図１にこの発明によるＩＣ試験用
プログラムのデバック装置の概略の構成を示す。図中１
１はワークステーション等の汎用コンピュータに装備さ
れたオペレーションシステムを示す。このオペレーショ
ンシステム１１の管理下にデバックしようとするＩＣ試
験用プログラムを組み込み、このＩＣ試験用プログラム
によって疑似ＩＣテスタ１２を構成する。疑似ＩＣテス
タ１２は実際にＩＣ試験装置に組み込まれた状態を再現
するためのインターフェース１３が接続され、インター
フェース１３の一つの入出力チャンネルに仮想被試験素
子部を接続する。
プログラムのデバック装置の概略の構成を示す。図中１
１はワークステーション等の汎用コンピュータに装備さ
れたオペレーションシステムを示す。このオペレーショ
ンシステム１１の管理下にデバックしようとするＩＣ試
験用プログラムを組み込み、このＩＣ試験用プログラム
によって疑似ＩＣテスタ１２を構成する。疑似ＩＣテス
タ１２は実際にＩＣ試験装置に組み込まれた状態を再現
するためのインターフェース１３が接続され、インター
フェース１３の一つの入出力チャンネルに仮想被試験素
子部を接続する。
【００１３】インターフェース１３の他の入出力チャン
ネルには試験条件設定部１５，試験項目設定部１６，試
験結果格納部１７，試験結果解析判定部１８，リポート
作成部１９等を接続する。設定部１５，１６に試験に必
要な各種の試験条件及び試験項目等を入力部２０から入
力し設定する。仮想被試験素子部１４には現実に被試験
ＩＣが出力する応答データと等価な仮想データを設定す
る。仮想データには正常値と非正常値を設定する。
ネルには試験条件設定部１５，試験項目設定部１６，試
験結果格納部１７，試験結果解析判定部１８，リポート
作成部１９等を接続する。設定部１５，１６に試験に必
要な各種の試験条件及び試験項目等を入力部２０から入
力し設定する。仮想被試験素子部１４には現実に被試験
ＩＣが出力する応答データと等価な仮想データを設定す
る。仮想データには正常値と非正常値を設定する。
【００１４】ＩＣ試験用プログラムによって構成された
疑似ＩＣテスタ１２は試験項目設定部１６に設定した試
験項目に従ってＩＣの疑似試験を実行する。疑似試験は
仮想被試験素子部１４に設定した仮想データを読み取る
ことによって実行される。仮想被試験素子部１４に設定
した仮想データを試験条件設定部１５に設定した試験条
件に従って読み取る。直流試験の場合、試験条件の範囲
に含まれている仮想データを読み込むことにより、疑似
ＩＣテスタ１２はパス（良）と判定し、試験条件の範囲
から外れている仮想データを読み込むとフェイル（不
良）と判定し、その試験結果をインターフェース１３を
介して試験結果格納部１７に格納する。
疑似ＩＣテスタ１２は試験項目設定部１６に設定した試
験項目に従ってＩＣの疑似試験を実行する。疑似試験は
仮想被試験素子部１４に設定した仮想データを読み取る
ことによって実行される。仮想被試験素子部１４に設定
した仮想データを試験条件設定部１５に設定した試験条
件に従って読み取る。直流試験の場合、試験条件の範囲
に含まれている仮想データを読み込むことにより、疑似
ＩＣテスタ１２はパス（良）と判定し、試験条件の範囲
から外れている仮想データを読み込むとフェイル（不
良）と判定し、その試験結果をインターフェース１３を
介して試験結果格納部１７に格納する。
【００１５】試験項目が機能試験の場合、疑似ＩＣテス
タには仮想被試験素子部１４から読み込んだ仮想データ
と、自己の内部で作成される期待値パターンとを比較
し、仮想データを使って疑似試験を行う。その試験結果
をインターフェース１３を介して試験結果格納部１７に
格納する。試験結果解析判定部１８は試験結果の期待値
を作成し、この期待値と試験結果格納部１７に格納した
試験結果とを比較する。比較の結果をリポート作成部１
９に引き渡し、ＩＣ試験用プログラムが誤った試験結果
を出力したプログラムの行番号等を印字させリポートを
作成させる。
タには仮想被試験素子部１４から読み込んだ仮想データ
と、自己の内部で作成される期待値パターンとを比較
し、仮想データを使って疑似試験を行う。その試験結果
をインターフェース１３を介して試験結果格納部１７に
格納する。試験結果解析判定部１８は試験結果の期待値
を作成し、この期待値と試験結果格納部１７に格納した
試験結果とを比較する。比較の結果をリポート作成部１
９に引き渡し、ＩＣ試験用プログラムが誤った試験結果
を出力したプログラムの行番号等を印字させリポートを
作成させる。
【００１６】
【発明の効果】以上説明したように、この発明によれば
汎用コンピュータにＩＣ試験用プログラムを組み込んで
疑似ＩＣテスタを構成すると共に、仮想被試験素子部１
４を設け、この仮想被試験素子部１４に正常値を持つデ
ータと不良を表す仮想データを設定し、これらの仮想デ
ータを利用して疑似ＩＣテスタで疑似試験を実行させ、
この疑似試験結果を期待値と比較してＩＣ試験用プログ
ラムが正常に動作しているか否かを判定する構成とした
ので、実際にＩＣ試験装置を用いなくてもデバックを行
うことができる。また、不良のモードを自由に設定する
ことができるから、あらゆる不良モードを設定すること
ができる。この結果、デバックしようとするＩＣ試験用
プログラムに対し、あらゆる不良モードの比較判定を行
わせることができるから、信頼性の高いデバックを実行
することができる利点が得られる。
汎用コンピュータにＩＣ試験用プログラムを組み込んで
疑似ＩＣテスタを構成すると共に、仮想被試験素子部１
４を設け、この仮想被試験素子部１４に正常値を持つデ
ータと不良を表す仮想データを設定し、これらの仮想デ
ータを利用して疑似ＩＣテスタで疑似試験を実行させ、
この疑似試験結果を期待値と比較してＩＣ試験用プログ
ラムが正常に動作しているか否かを判定する構成とした
ので、実際にＩＣ試験装置を用いなくてもデバックを行
うことができる。また、不良のモードを自由に設定する
ことができるから、あらゆる不良モードを設定すること
ができる。この結果、デバックしようとするＩＣ試験用
プログラムに対し、あらゆる不良モードの比較判定を行
わせることができるから、信頼性の高いデバックを実行
することができる利点が得られる。
【図１】この発明の一実施例を説明するためのブロック
図。
図。
【図２】実際のＩＣ試験装置の構成を説明するためのブ
ロック図。
ロック図。
１１ オペレーションシステム １２ ＩＣ試験用プログラムによって構成された疑似
ＩＣテスタ １３ インターフェース １４ 仮想被試験素子部 １５ 試験条件設定部 １６ 試験項目設定部 １７ 試験結果格納部 １８ 試験結果解析判定部 １９ リポート作成部
ＩＣテスタ １３ インターフェース １４ 仮想被試験素子部 １５ 試験条件設定部 １６ 試験項目設定部 １７ 試験結果格納部 １８ 試験結果解析判定部 １９ リポート作成部
Claims (1)
- 【請求項１】 Ａ．汎用コンピュータのオペレーション
システムの下に組み込んだＩＣ試験用プログラムによっ
て構成した疑似ＩＣテスタと、 Ｂ．この疑似ＩＣテスタにインターフェースを介して接
続され、パスまたはフェイルを決める仮想データを格納
した仮想被試験素子部と、 Ｃ．この仮想被試験素子部に設定した仮想データを上記
疑似ＩＣテスタに読み込み、疑似ＩＣテスタにおいて疑
似試験を実行させ、その試験結果を格納する試験結果格
納部と、 Ｄ．この試験結果格納部に格納した試験結果が正常か否
かを解析し、上記疑似ＩＣテスタが正常に動作している
か否かを判定する試験結果解析判定部と、 によって構成したことを特徴とするＩＣ試験用プログラ
ムのデバック装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8000812A JPH09185519A (ja) | 1996-01-08 | 1996-01-08 | Ｉｃ試験用プログラムのデバック装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8000812A JPH09185519A (ja) | 1996-01-08 | 1996-01-08 | Ｉｃ試験用プログラムのデバック装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09185519A true JPH09185519A (ja) | 1997-07-15 |
Family
ID=11484101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8000812A Pending JPH09185519A (ja) | 1996-01-08 | 1996-01-08 | Ｉｃ試験用プログラムのデバック装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09185519A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10010043C2 (de) * | 1999-03-15 | 2002-10-17 | Advantest Corp | Halbleitervorrichtung-Simulationseinrichtung und zugehörige Halbleitertestprogramm-Debugging-Einrichtung |
| JP2002333469A (ja) * | 2001-05-10 | 2002-11-22 | Advantest Corp | 半導体試験用プログラムデバッグ装置 |
| KR20030082135A (ko) * | 2002-04-16 | 2003-10-22 | 삼성전자주식회사 | 반도체 소자의 테스트 프로그램 에뮬레이터 및 에뮬레이션방법 |
| JP2009116878A (ja) * | 2007-11-05 | 2009-05-28 | Advantest Corp | 試験装置のシミュレーションシステム、方法、及びプログラム製品 |
| JP2009116876A (ja) * | 2007-11-05 | 2009-05-28 | Advantest Corp | 試験装置のシミュレーションシステム、方法、及びプログラム製品 |
| JP2010256354A (ja) * | 2009-04-23 | 2010-11-11 | Avl List Gmbh | 自動化システムを検証するための方法及び装置 |
| US8825460B2 (en) | 2007-06-14 | 2014-09-02 | Avl List Gmbh | Device and method for the simulation of a development system |
-
1996
- 1996-01-08 JP JP8000812A patent/JPH09185519A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10010043C2 (de) * | 1999-03-15 | 2002-10-17 | Advantest Corp | Halbleitervorrichtung-Simulationseinrichtung und zugehörige Halbleitertestprogramm-Debugging-Einrichtung |
| KR100366963B1 (ko) * | 1999-03-15 | 2003-01-09 | 가부시키가이샤 아드반테스트 | 반도체 디바이스 시뮬레이트 장치 및 그것을 이용한반도체 테스트용 프로그램 디버그 장치 |
| JP2002333469A (ja) * | 2001-05-10 | 2002-11-22 | Advantest Corp | 半導体試験用プログラムデバッグ装置 |
| JP4574894B2 (ja) * | 2001-05-10 | 2010-11-04 | 株式会社アドバンテスト | 半導体試験用プログラムデバッグ装置 |
| KR20030082135A (ko) * | 2002-04-16 | 2003-10-22 | 삼성전자주식회사 | 반도체 소자의 테스트 프로그램 에뮬레이터 및 에뮬레이션방법 |
| US8825460B2 (en) | 2007-06-14 | 2014-09-02 | Avl List Gmbh | Device and method for the simulation of a development system |
| JP2009116878A (ja) * | 2007-11-05 | 2009-05-28 | Advantest Corp | 試験装置のシミュレーションシステム、方法、及びプログラム製品 |
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| US9009013B2 (en) | 2009-04-23 | 2015-04-14 | Avl List Gmbh | Method and device for verification of an automation system |
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Legal Events
| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030212 |