SU1083138A1 - Устройство дл контрол неисправностей интегральных схем - Google Patents

Abstract

1. УСТРОЙСТВО ДЙЯ КОНТРОЛЯ НЕИСПРАВНОСТЕЙ ИНТЕГРАЛЬНЫХ СХЕМ, содержащее блок контактировани , перва  rpyftna входов которого соедннеиа с группой информационных входов устрой.стйа, втора  группа входов с выходами блока выходных вентилей и первой группой входов блока сравнени , а выходы -;с входами блоков дискриминаторов потенциалов и блока разв зывающих усилителей,. выходы которого подкшочёны. к первой груйпе входов блока входных вентилей, вт) ра  rpynfia входов которого совдин Ёна с первой группой входов блока выхед ных ве тилей и выходами дешифратора а вЫхрды - с эталонной схема причём выходы эталонной соединены с второй группой входов блока выходных вентилей, блок регистрации , выход которого  вл етсх въйсо дом устройства, первьШ вход соедн ём . с первьгм управл ющим входом устройства , перва  группа входов - с выходами блока сравнени , втора  группа входов - с первой группой выходов блока дискриминаторов потенциалов, а треть  группа входов - с входами дешифратора и выходами счетчика, вход которого  вл етс  вторым управл ющим входом устройства, втора  группа входов, блоке сравнени  соединена с BfoifoH группой выходов блока дискри-, минаторов потенциалов, отличающ е ее   тем, что, с целью расширени  класса обнаруживаемых неисправностей и сокращени  времени проверки качества теста, в йего введен анализатор-неизменных значений 1 или О, управл ющий вход которого (Л соедине;н с дополнительным управл ющим входом устройства, информационные входы соединены с выходами блока раэв зывам цих усилителей, а выходы S е с дополнительной группой входов блока регистрации О 36 2. Устрбйство по п. 1 от л и:«э :о ч а ю щ е е с   тем, что анализатор неизменных значений О или 1 содержит первый и второй регистры и эле- i менты ИЛИ н НЕ, причем вход установза ки в нулевое состо ние триггеров первого и второго регистров соединен с дополнительным управл ющим входом анализатора нейдмептлх значений О или 1, вхо|$ы установки в единичное состо ние триггеров первого регистра соединены соответственно с . информационныйи входами анализатора неизменных значений 0 или 1 а через элементы НЕ - с входами установки в единичное состо ние триггеров второго ре-:

Description

гйстра, инверсные выходы триггеров которого-соединены соответственно с первыми входами элейентов ИЛИ, вто рые входа 1 которых подключены соответственно к инверсным выходам триггеров первого регистра, а выходы элементов ИЛИ и инверсные выходы триггеров первого и второго регистров  вл ютс  выходами анализатора неизменных значений О или 1.

- ..-. Изобретение относитс  к средствам контрол  цифровых объектов и может Сыть использовано дл  проверки правильносГй работы интегральных -схем и дл  моделировани  неисправностей интегральных схем,при составлении и проверке полноты тестов цифровых объектов. Известно устройство дл  контрол  неисправностей интегральных схем, содержащее эталонную схему, блок контактировани , разв зывающие усилители , дискриминаторы потенциалов, блок сравнени  и регистратор lj. Это устройство обеспечивает контроль цифрового объекта поочередной проверкой вход щих в его состав интегральных схем путем сравнени  выходных сигналов контролируемой скемы и однотипной эталонной схемы, пр этом объект находитс  либо в режиме нормального функционировани , либо на его Bxoffid прйкладьгеаютс  контрольные сигналы о отдельного генератора тестов, Недостатком данного устройства  в л ютс  ограниченные функциональные ВОЗМОЖНОСТИ вследствие невозможности моделировани  неисправностей интегральных схем и контрол  качества тестов. ,. Известно устройство дл  контрол  интегральных схем, содержащее многоконтактный зонд, эталонную и контролируемую интегральные схемы, блоки сравнени , блоКй анализа и запоминани  переключений, первый и второй элементы И, триггер и индикаторы 2J Недостатком устройства также  вл ютс  ограниченные функциональные возможности вследствие невозможности контрол  качества тестов. Наиболее близким к предлагаемому по технической сущности и достигаемо му результату  вл етс  устройство дл контрол  неисправностей интегральны схем, содержащее блок контактировани , перва  группа входов которого соединена с группой информационных входов .устройства, втора  группа входов - с выходами .блока выходных вентилей и первой группой входов блока сравнени , а выходы - с входами блоков дискриминаторов потенциалов и блока разв зывающих усилителей, выходы Которого поключены к первой группе входов блока входных вентилей, втора  группа входов которого соединена с первой группой входов блока выходных вентилей и выходами дешифратора , а выходы - с входами эталонной схемы, причем выходы эталоиной схе№ соединены с второй группой . входов блока выходных вентилей, блок регистрации, выход которого представл ет собой выход устройства, первый вход соединен с первьм управл ющим входом устройства, перва  группа входов - с выходами блока сравнени , втора  группа входов с первой группой выходов блока дискриминаторов потенциалов, а треть  группа входов - с входами дешифратора и выходами счетчика, вход которого пре;1)1ставл ет собой второй управл ющий вход устройства, при этом втора  группа блока сравнени  соединена с второй группой выходов блока дискриминаторов потенциалов . Недостатком устройства  вл етс  невозможность обнаружени  некоторых типовых неисправностей в интегральных схемах и цифровом объекте. В частности, устройство не обнаруживает неисправность интегральной типа неизменное значение 1 или О входа в случае, если этот вход одновременно  вл етс  и входом цифрового объекта, а также неисправность типа обрыв входа, если вход сохран ет потенциал, соответствующий значению 1 или О. 310 Недостатком устройства  вл етс  также значительное врем , затрачиваемое при проверке качества теста. Цель из бретени  - расширение класса обнаруживаемых неисправносте и сокращение времени проверки качест ва теста. Указанна  цель достигаетс  тем, что в устройство дл  контрол  неисправностей интегральных схем, содержащеё блок контактировани , перва  группа входов которого соединена с группой информационных входов устрой ства, втора  группа входов - с выходами блока выходных вентилей и первой группой входов блока сравнени , а выходы - с входами блоков дискрими наторов потенциалов и блока разв зывающих усилителей, выходы которого подключены к первой группе входов блока входных вентилей, втора  группа входов которого соединена с первой группой входов блока выходных вентилей ивыходами дешифратора, , а выходы - с входами эталонной схемы причем выходы эталонной схемы соединены с второй группой входов блока выходных вентилей, блок регистрации, выход которого  вл етс  выходом устройства , первый вход соединен с первым; управл ющим входом устройства перва  группа входов - с выходами блока сравнени , втора  группа входов - с первой группой выходов блсгка дискриминаторов потенциалов, а треть группа входов - с входами дешифратора и выходами счетчика, вход которог  вл етс  вторым управл ющим-входом устройства, втора  группа входов бло ка сравнени  соединена с второй груп при выходов блока дискриминаторов потенциалов, введен- анализатор неизменных значений 1 и О, управл ющий вход которого соединен с дополнитепь ным управл ющим входом устройства, информацнонныё входы соединены с выходами блока разв зывающих усилителей., а выходы - с дополнительной группой входов блока регистрации. I .. При этом анализатор неизменных значений О или 1 содержит первый и втгорой регистры и элементы ИЛИ И НЕ, пр чем вход установки в нулевое состо - ийе триггеров первого И второго рвгистров соединен с дополнительным управл ющим входом анализатора менных. значений О или 1, вхОды устаиовки в единичное состо ние 84 триггеров первого регистра соединены соответственно с информационными входами анализатора неизменных значений О и 1, а через элементы НЕ с входами установки в единичное cocfто ние триггеров второго регистра, инверсные выходы триггеров которого соединены соответственно с первыми входами элементов ИЛИ, вторые входы которых подключены соответственно к инверсным выходам триггеров первого регистра, а выходы элементов ИЛИ и инверсные входы триггеров первого и второго регистров  вл ютс  выходами анализатора неизменных значений О или 1 . На фиг. 1 представлена структурна  схема предлагаемого устройстваJ на фиг. 2 - функциональна  схема анализатора неизменных значений О или 1. Устройство содержит блок 1 контактировани , блок 2 разв зывающих усилителей, блок 3 дискриминаторов потенциалов, блок 4 входных вентилей, эталонную схему 5, блок 6 выходных вентилей, блок 7 сравнени , счетчик 8, дешифратор 9, блок 10 регистрации, анализатор 11 неизменных значений О Ш1И 1, информационные входы t2 устройства , соответственно первый, второй и дополнительный управл ющие вХоды 13, 14 и 15 устройства И выход 16 устройства. С помощью первой rpynifti входов блока 1 контактировани  информационные входы 12 устройства подключаютс  к выводам интегральных схем объекта контрол  или соедин ютс  с монтажом объекта контрол  в тех случа х, когда оно включаетс  вместо какой либо интегральной схемы. Блок 1 контактировани  св зан, с входами блока 2 разв зывающих усилителей и блока 3 дискриминаторов потенциалов . Эти блоки служат дл  Снижени  нагрузки на цепи объектов, к которым подключаетс  устройство, а блок 3 дискриминаторов потенциалов, кроме того, обеспечивает распознавание отклонени  логических значений 1 И О на входах и.выходах контролируемой интегральной схемы. Выходы блока 2 разв зьгаающик усилителей соединены с первой группой входов блока 4 .входных вентилей, предназначенного дл  имитации неисправностей вхойов интегральных схен. Выходы; блока 4 входHBIX вентилей. св заны с входами эталонной схемы 5 выходы которой подключены к второй группе входов блока 6 выходных вентилей, предназначенного дл  да«нтации неисправностей выходов интегральных схем. Выхода блока 6 выходных вентилей подключены к втйрой группе входов блока 1 контактировани  и к первой группе входов блока 7 сравнени , к второй группе входов которого подключена втора  группа выходов блока 3 дискриминаторов потенциалов . Блок t сравнени  предназначен дл  сравнени  значений сигналов с выходов контролируемой интегральной схемы со знаЧени ми сигналов с 0ЫХОДОВ эталонной схемы 5. Счетчик 8, вход которого соединен с вторым управл ющим входом Н устройства а . выход - с третьей группой входов : блока 10 регистрации и выходами дешифратора .9, предназначен дл  обраэовани  и запоминани  кода (номера) имитируемой неисправности. Управление счетчиком 8 осуществл етс  либо с помощью органов ручного управлени , либо по сигналам от а:ппаратуры, совместно с котороЦ используетс  устройство . Анализатор 11 неизменных значений О или t состоит из триггеров 17 первого регистра, триггеров 18 второго регистра, элементов НЕ 19 и элементов ИЛИ 20 и предназначен дл  обнаружени  на входах или выходах интегральных схем сигналов, логические значени  1 или О которых не иэмей лись за врем  испытани . Управл к ций вход 21 анализатора 11 св зан с дополнительным управл ющий входом 15 устройства, информационные входь 22.- с выходами блока 2 разв зьшающих усилителей, а выходы 23 - с дополнительной группой входов блока 10 регистрации. Первый вход блока 10 регистрации соединен с первым управл ющим входом 13 устройства, пева  группа входов - с выходами блока 7 сравнени , втора  группа входов с первой группой выходов блока 3 дискриминаторов потенциалов, треть  группа входов - с выходами счетчика 8

Блок 10 регистрации предназначен дл  индикации результатов сравнени  выходных сигналов контролируемой интегральной схемы и эталонной cxeMd 5, результатов контрол  значений сигналов 1 и Опо напр жению, результатов анализа неизменных значений 1 или О на В5{одах и выходах интегральной cxefat, а также номера

имитируемой неисправности. Блок 10 регистрации управл етс  от органов ручного управлени  и при необходимости с его выходов также формируют сигналы на выход 16 устройства дл  управлени  внешней аппаратурой. Дл  обеспечени  контрол  и моделировани не исп:равностей различных типов интегральных схем эталонна  схема 5 должна быть сменной. В п ростейшем случае она мржет устанавливатьс  на плате, имеющей необходимые соединительные элементы дл  ее подключени  к устройству. В качестве эталонной cxetJb 5 может использоватьс  иктег-: ральна  схема того же типа, что и контролируема ...

.Устройство работает следующим .образом. :..;

При контроле какого-либо объекта блок. 1 контактировани  подключаетс  к выводам выбранной дл  контрол  интегральной схемы. В устройство устанавливаетс  эт алрнна  схема 5, тип которой соответствует контролиг , при этом ее входы подключаютс  к соответствующим выходам блока 4 входных вентилей, а выходы - к соответствующим входам блока 6 выходных вентилей. Счетчик устанавливаетс  сигналом с второго управл  мцего входа 14 устройства в исходное состо ние, при котором неисправности не имитируютс . После этого к контролируемому объекту прикладываетс  тест, .при этом в первом такте теста на дополнительньйуправл ющий вход 1 устройства от внешних органов управлени  подаетс  импульсный сигнал дл  установки в нулевое состо ние триггеров 17 и 18 первого и второго регистров анализатора 11 неизменных значений О или 1, Сигналь, возникающие в процессе выполнейи  теста -на входах и въгходах провер емой интегральной схемы,.поступаютчерез блок 1 контактировани  и блок 2 разв зывающих усилителей на информационные входы 22 анализатора .11 неизменных значений V или О, а через блок 4 входных вентилей - на входы эталонной схемы 5 . Блок 7 сравнени  в каждом такте теста С11авнивает .. выходные сигналы контролируемой интегральной схеьа 1, поступакйиие через блок 3 дискриминаторов потенциалов, с ввжодными сигналами эталонной схе№1 5, поступающими через блок 6 71 выходных вентилей. Если в некотором такте теста блок 7 сравнени  обнаружива ет неравенство значений этих сигналов, то этот факт фиксируетс  блоком 10 регистрации как.неправильное функционирование контролируемЪй интегральной схемы (логическа  неиспр авность) Если в каком-либо такте дискриминаторы потенциалов блока 3 обнаруживакзт отклонение потенциалов на выходах контролируемой интегральной схемы, то блок 10 регистрации фиксирует эту неисправность (парамет )ическа  неисправность). Если после прохождени  всего теста анализатор 11 неизменных значений О ИЛИ.1 обнаруживает, что хот  бы йа одном из входов контролируемой интегральной схемы сигнал сохран л неизмейное значение 1 или О, о чем сигнализируют триггеры 17 и 18 и элементы ИЛИ 20, то блок 10 регистрации сигнализирует об этом. Если на этом входе в соответствии со схемой объекта контрол  и контрольным тестом не предусмотр1ена подача посто нного сигнала и этот вход ий , тегральной схемы  вл етс  одновремен но входом объекта контрол , то этот факт фиксируетс  как логическа  неисправность. В том случае, если этот вход интегральной схемы не  вл етс  входом объекта контрол , а , соединен е выходом акой-либо йттегральной схемы объекта контрол , то ; блок 1 контактировани  подключают - к въгаодам этой инт1егральной схемы с целью определени  значени  сигна лов на.этом.выходе. Эталонна  схема замен етс  в соответствии с типом . новой выбранной интегральной схемы после чего к объекту повторно прикладьшаетс  тест. Дри повторном приложении теста устройство рабо- тает также, как и в предыдущей чае. Если при этом после прохождений всего теста блок 10 регйстращ и не фиксирует на исследуемой выходе MiBHHoe значение t или О, соответству к цее значение на входе первоначальйо контролируемой интегральной схемы то это интерпретируетс  как нейспрйв ность типа обрыв входа. Проверка качества тестов дл  циф ровых объектов может выполн тьс  двум  способами. Первый из них ппедназначен дли : случа;  когда контроль объекта с 388 помощью выбранного теста осуществл етс  по сигналам на выводах интегральных схем. Проверка теста осуществл етс  на любом заведомо исправном образце, а данное устройство обеспечиваетмоделирование поведени  его интегральных схем при наличии неисправности. Функции схемы - модели дл  выбранной интегральной схемы - объекта в устройстве выполн ет однотипна  ей эталонна  схема 5 вместе с блоками 4 и 6 входных и выходных вентилей. Дл  проверки качества теста блок 1 контактировани  подключаетс  к вьгоодам выбранной интегральной схемы. Счетчик 8 приводитс  с помощью органов ручного.управлени  в определенное состо ние, имитирукицее неисправность , после чего к объекту прикладываетс  провер емый тест. : ,. Работа устройства при проверке качества теста происходит также, как и йри контроле неисправностей интегральной схемы, и отличаетс  только тем, что сигнал с одного из выходов дешифратора 9 через один ид входных вентилей блока 4 или выходных вентилей 6 устанавливае± на одном из выводов эталонной схемы 5 неизменное значение 1 или О, имитирующее неисправность. Факт обнаружени  блоком 7 сравнени  неравенства сравниваеъв 1х сигналов рассматриваетс  в этом случае как положительный результат проверки теста на за-, данную неисправность. После окончани  п риложени  теста на индикацию блока 10 регистрации вывод тс  сведени  о неизменных значени х 1 или О на выводах интеграпь ной схемы объекта. Их наличие свидетельствует о непригодности теста и необходимости его корректировки. Если например, на одном из выводов интегральной схемы зафиксировано, неизменное значение это свидетельствует о том, что провер емый тест не обнаруживает на этом выводе Неисправность неизменное значение 1, В случае, е. неизменвых значений 1 или О не зарегистрировано имитируетс  следующа  неисправность путем изменени  состЬ ни  Счетчика 8,, и процесс npoisepKii теста |фОдолжаетсЯ повторным запуЬком теста. . . - . / , Второй способ проверки качества теста предполагает, что контроль объекта с 1пм«ощыо выбранного tecta осуйеста йетс  по сигналам с выходов овъеклга. В э-гой случае при проверке теста используетс  специальный обраgfeft otJbeitTS в Котором кажда  интегральна  схеиа имеет разъемное соединение с мо гажом. Дл  моделировани  ненсправ осте(1 какой-либо нитегральHtxtt схем та схема 1зынимаетс  из ра:|ъеиа н вместо нее к этому разъему подключаетс  блок t кон тактировани . В уст|кз(йстве устанавливаетс  эталонна  схема 5, однотипна  той схеме объекта, которую замен ет, йа штате, raft размечаетс  эталонна  схема 5, устанавл гиот пере агчки, обеспечит 0ающие соединение выходов вентилей 6 через блок 1 контактировани  с контакта разъема интегральной схемы объекта, которые соответствуют выходам этой схемы. В результате вместо интегральной схемь объекта оказываетс  подключенной к объекту так)а  же интегральна  схема (зталонна  схема 5), но при этом ее входы подкл1бчены к объекту через блок А 1

Фиг.1 3810 входных-вентилей, а выходы - через выходные вентили блока 6, Такое включение эталонной схемы позвол ет обеспечить имитацию ее неисправностей непосредственно в объекте. Само устройство работает также, как и при предьщущем .способе проверки качества теста, но блок 7-сравнейи  блокируетс , а оценка качества теста устанавливаетс  по сигналам с выходов о&ьекта контрол  вне устройства и по индуцируемым блокам to регистрации . неизменнь зНачейи м 1 или О, зафикскровДнным на выводах эталонной схемы . . В предлагаемом устройстве имеетс  возможность обнаружени  дополнительных типов неисправностей как самой интегральной схеьш в объекте так и монтажа объекта, чТо позвол ет однозначно определить исправность или неисправность всего цифрового объекта Кроме того, устройство позвол ет значительно сократить врем  моделиррвани  неисправностей при оценке качества теста.

Claims (2)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ НЕИСПРАВНОСТЕЙ ИНТЕГРАЛЬНЫХ СХЕМ, содержащее блок контактирования, первая группа входов которого соединена с группой информационных входов устройства, вторая Труппа входов - с выходами блока выходных вентилей И первой группой входов блока сравнения, а выходы - с входами блоков дискриминаторов потенциалов и блока развязывающих усилителей, выходы которого подключены к первой группе . входов блока входных вентилей, вторая группа входов которого соединена с первой группой входов блока выхода ных вентилейи выходами дешифратора, а выходы - с входами эталонной схемы, причём выходы эталонной схемы соединены с второй группой входов блока выходных вентилей, блок регистрации, выход которого является выходом устройства, первый вход соединен с первым управляющим входом устройст ва, первая группа входов - с выходами блока сравнения, вторая группа входов - с первой группой выходов блока дискриминаторов потенциалов, а третья группа входов - с входами дешифратора и выходами счетчика, вход которого является вторым управляющим входом устройства, вторая группа входов, блока сравнения соединена с второй группой выходов блока дйскри-, минаторов потенциалов, отличающ е е с я тем, что, с целью расширения класса обнаруживаемых неисправностей и сокращения времени проверки качества теста, в него введен анализатор -неизменных значений 1 или 0, управляющий вход которого соединен с дополнительным управляющим входом устройства, информационные входы соединены с выходами блока развязывающих усилителей, а выходы с дополнительной группой входов блока регистрации*

2. Устройство по π. 1, от л ич а ю щ е е с я тем, что анализатор неизменных значений 0 или 1 содержит первый и второй регистры и эле- ι менты ИЛИ и НЕ, причем вход установки в нулевое состояние триггеров первого и второго регистров соединен с дополнительным управляющим входом анализатора неизменных значений О . или 1, входа установки в единичное состояние триггеров первого регистра соединены соответственно с информационными входами анализатора неизменных значений 0 или 1, а через элементы НЕ - с входами установки в единичное состояние триггеров второго ре гйстра, инверсные выходы триггеров которого·соединены соответственно с первыми входами элементов ИЛИ, вторые входа которых подключены соответственно к инверсным выходам триггеров первого регистра, а выходы элементов ИЛИ и инверсные выходы триггеров первого и второго регистров являются выходами анализатора неизменных значений О или 1.