JPS61156828A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61156828A JPS61156828A JP59275955A JP27595584A JPS61156828A JP S61156828 A JPS61156828 A JP S61156828A JP 59275955 A JP59275955 A JP 59275955A JP 27595584 A JP27595584 A JP 27595584A JP S61156828 A JPS61156828 A JP S61156828A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- output
- data
- pins
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は半導体装置にかかり、特にＲＡＭを内蔵し、電
子式卓上計篩機等に使用されるＬＳＩであってそのピン
間の短絡を検出することのできる半導体装置に関する。
子式卓上計篩機等に使用されるＬＳＩであってそのピン
間の短絡を検出することのできる半導体装置に関する。
ＬＳＩ等の半導体装置では、外囲器内に内蔵された集積
回路と外囲器との間をワイヤボンディング等で結線し、
複数の電極を外部端子に引き出している。
回路と外囲器との間をワイヤボンディング等で結線し、
複数の電極を外部端子に引き出している。
このボンディングによって形成される複数本のボンディ
ングワイヤや、外囲器のリードピンは高集積化のため互
いにその間隔がきわめて接近していることから、しばし
ば短絡等が発生する。
ングワイヤや、外囲器のリードピンは高集積化のため互
いにその間隔がきわめて接近していることから、しばし
ば短絡等が発生する。
従来この種の短絡を検出するためには、あらかじめ用意
された所定の演算を当該−半導体装置で実施し、その演
算結果が正解と異なる信号として出力れされた場合にそ
の半導体装置を不良であると判定していた。
された所定の演算を当該−半導体装置で実施し、その演
算結果が正解と異なる信号として出力れされた場合にそ
の半導体装置を不良であると判定していた。
しかしこのような従来の判定方法では、半導体装置によ
る所定の演算結果によって良否判定を行なうため、不良
として判定される異常な演紳結果の原因が半導体装胃内
のいかなる場所で発生しているかを見分けることはでき
ないという欠点がある。
る所定の演算結果によって良否判定を行なうため、不良
として判定される異常な演紳結果の原因が半導体装胃内
のいかなる場所で発生しているかを見分けることはでき
ないという欠点がある。
すなわち、例えばボンディング部に存在するボンディン
グ短絡による不良を見分けるためには、半導体装置の隣
接する外部端子にそれぞれ異なる演算結果が固定して出
力されるような演算を実施しなければならず、実際にそ
の演算を案出して実行し、ボンディングワイヤの短絡が
生じているか否かを判別するには多大の時間と労力を必
要とするため実現が困難である。
グ短絡による不良を見分けるためには、半導体装置の隣
接する外部端子にそれぞれ異なる演算結果が固定して出
力されるような演算を実施しなければならず、実際にそ
の演算を案出して実行し、ボンディングワイヤの短絡が
生じているか否かを判別するには多大の時間と労力を必
要とするため実現が困難である。
本発明は上述した欠点を除去するためになされたもので
、半導体装置のピン間の短絡故障部を短時間で自動的に
検出することが可能な半導体装置を提供することを目的
とする。
、半導体装置のピン間の短絡故障部を短時間で自動的に
検出することが可能な半導体装置を提供することを目的
とする。
（発明の概要）
上記目的達成のため、本発明においては、ＲＡＭを内蔵
する半導体装置において、複数の出力ピンに予め定めた
波形信号が出力されるような試験用データを前記ＲＡＭ
に入力する手段を具備したことを特徴としており、ピン
間の短絡を迅速かつ確実に検出することができるもので
ある。
する半導体装置において、複数の出力ピンに予め定めた
波形信号が出力されるような試験用データを前記ＲＡＭ
に入力する手段を具備したことを特徴としており、ピン
間の短絡を迅速かつ確実に検出することができるもので
ある。
以下、図面を参照しながら本発明の一実施例につき詳述
する。
する。
第１図は本発明の一実施例を示すブロック回路図で、液
晶駆動用の半導体装置の構成を示したものである。これ
によれば、半導体装！１１の内部には集積回路チップ１
２が搭載されており、この集１１ｉ［１路チツプ１２に
は表示用ＲＡＭ１３が内蔵されている。
晶駆動用の半導体装置の構成を示したものである。これ
によれば、半導体装！１１の内部には集積回路チップ１
２が搭載されており、この集１１ｉ［１路チツプ１２に
は表示用ＲＡＭ１３が内蔵されている。
この表示用ＲＡＭ１３に表示したいデータを図示しない
入力手段により予゛め入力して保持しておき、表示命令
に応じて表示デコーダ部１４により液晶にマツチングし
た表示データに変換し出力端子８１〜Ｓｎに出力する。
入力手段により予゛め入力して保持しておき、表示命令
に応じて表示デコーダ部１４により液晶にマツチングし
た表示データに変換し出力端子８１〜Ｓｎに出力する。
液晶駆動用の負論理ＭＯ８ＦＥＴ１５１〜１５ｎは供給
された論理信号に対応して第２図（ａ＞に示すようにＰ
チャネルトランジスタ側から■ 、Ｎチャネルトラン
ジスタ側からＶＤＤＢＳＢ なる液晶駆動信号を切換えて出力するもので、このＭＯ
Ｓ ＦＥＴ１５１〜１５．のそれぞれからの出力信号
は集積回路チップ１２の出力端子８１〜Ｓｏを介して取
り出され、ボンディングワイヤ１６１〜１６ｏを介して
半導体装置１１の外部端子１７１〜１７ｏに取り出され
る。
された論理信号に対応して第２図（ａ＞に示すようにＰ
チャネルトランジスタ側から■ 、Ｎチャネルトラン
ジスタ側からＶＤＤＢＳＢ なる液晶駆動信号を切換えて出力するもので、このＭＯ
Ｓ ＦＥＴ１５１〜１５．のそれぞれからの出力信号
は集積回路チップ１２の出力端子８１〜Ｓｏを介して取
り出され、ボンディングワイヤ１６１〜１６ｏを介して
半導体装置１１の外部端子１７１〜１７ｏに取り出され
る。
表示用ＲＡＭ１３内には通常使用する時には表示を目的
とするデータが入力され、テストを行なう時には隣接す
るピン間の知略を検出することのできる試験用データが
入力される。
とするデータが入力され、テストを行なう時には隣接す
るピン間の知略を検出することのできる試験用データが
入力される。
これによって例えば第１図のＲＡＭ１３のデータ出力Ｃ
１がｏ、ｏ、ｏ、ｏであり、隣の出力データＣ２が０．
０．１．０のように４つのデータの１つでも隣と異なる
ような出力信号があった場合には出力端子Ｓ −８３に
は第２図（ｂ）に示すような出力信号が現われるため短
絡の検出ができる。
１がｏ、ｏ、ｏ、ｏであり、隣の出力データＣ２が０．
０．１．０のように４つのデータの１つでも隣と異なる
ような出力信号があった場合には出力端子Ｓ −８３に
は第２図（ｂ）に示すような出力信号が現われるため短
絡の検出ができる。
したがって、このような半導体装置では、半導体装置１
１をテストモードに設定して、ＭＯ８ＦＥＴ１５１〜１
５ｎのそれぞれに“０”または“１”を交互に供給し、
隣接する出力端子Ｓ１〜Ｓｏを交互に異なった出力信号
に固定して設定することにより、たとえばボンディング
ワイヤ１６．１６□が短絡した場合、このワイヤ１６１
．１６２に対応する外部端子１７１゜１７２にはそれぞ
れ第２図（Ｃ）に示すような異常出力信号が現れるため
、複数本形成されたボンディングワイヤ１７１〜１７．
の短絡個所を即時発見することができるようになる。
１をテストモードに設定して、ＭＯ８ＦＥＴ１５１〜１
５ｎのそれぞれに“０”または“１”を交互に供給し、
隣接する出力端子Ｓ１〜Ｓｏを交互に異なった出力信号
に固定して設定することにより、たとえばボンディング
ワイヤ１６．１６□が短絡した場合、このワイヤ１６１
．１６２に対応する外部端子１７１゜１７２にはそれぞ
れ第２図（Ｃ）に示すような異常出力信号が現れるため
、複数本形成されたボンディングワイヤ１７１〜１７．
の短絡個所を即時発見することができるようになる。
このような試験用データを入力するためには通常ＲＡＭ
にデータを入力するための入力マトリックスの他に少な
くとも１つ余分の人力マトリックスを用意し、テストモ
ードの設定時にはこの余分の入力マトリックスを用いて
上述した試験用デー夕をＲＡＭ内に入力するようにすれ
ば良い。
にデータを入力するための入力マトリックスの他に少な
くとも１つ余分の人力マトリックスを用意し、テストモ
ードの設定時にはこの余分の入力マトリックスを用いて
上述した試験用デー夕をＲＡＭ内に入力するようにすれ
ば良い。
次に第３図は本発明にかかる半導体装置の機能を説明す
るためのフローチャートである。
るためのフローチャートである。
この発明による半導体装置は表示ＲＡＭを有しており、
テスト用キーにより試験用データを装置内に人力するこ
とによりただちにブに１グラムされた試験用データを表
示ＲＡＭに格納する。
テスト用キーにより試験用データを装置内に人力するこ
とによりただちにブに１グラムされた試験用データを表
示ＲＡＭに格納する。
動作開始時には、入力持ち状態にあり、何らかの入力が
あったか否かで表示ＲＡＭにその旨の表示がなされる（
ステップ１００，１０１）。そして入力が行なわれた場
合にそれがテストキーによるものか否かを判断しくステ
ップ１０２＞、テストキーでない場合には従来のフロー
チャートによりその半導体装置の持つ通常の機能を実行
する（ステップ１０３）。しかしテストキーであった場
合には試験用データの入力手段から内蔵された表示ＲＡ
Ｍへ試験用データを入力し、出力ピンに所定の波形信号
を出力させることにより、例えばピン間短絡検出のプロ
グラムを実行する（ステップ１０４）。
あったか否かで表示ＲＡＭにその旨の表示がなされる（
ステップ１００，１０１）。そして入力が行なわれた場
合にそれがテストキーによるものか否かを判断しくステ
ップ１０２＞、テストキーでない場合には従来のフロー
チャートによりその半導体装置の持つ通常の機能を実行
する（ステップ１０３）。しかしテストキーであった場
合には試験用データの入力手段から内蔵された表示ＲＡ
Ｍへ試験用データを入力し、出力ピンに所定の波形信号
を出力させることにより、例えばピン間短絡検出のプロ
グラムを実行する（ステップ１０４）。
以上の実施例においては表示用ＲＡＭとして４ビツトの
データを格納するものを用い−（いるが、これに限られ
るものではなく任意のビット数のものを使用することが
できる。
データを格納するものを用い−（いるが、これに限られ
るものではなく任意のビット数のものを使用することが
できる。
また、試験用のデータとしても実施例に示したものの他
、隣接端子間で出力が異なるようなものであればいかな
るものも使用することかぐきる。
、隣接端子間で出力が異なるようなものであればいかな
るものも使用することかぐきる。
（発明の効果）
以上実施例に基づいて説明したように、ＬＳＩ等の外部
端子が比較的多い半導体装置において、特に液晶駆動回
路のボンディング部等において短絡事故が存在する場合
にはこの発明による装置では短絡個所が即時に検出でき
るため、ボンディング部短絡の判定時間が短縮でき、検
査数量を大幅に増加することができる。
端子が比較的多い半導体装置において、特に液晶駆動回
路のボンディング部等において短絡事故が存在する場合
にはこの発明による装置では短絡個所が即時に検出でき
るため、ボンディング部短絡の判定時間が短縮でき、検
査数量を大幅に増加することができる。
また従来のように人為的な演算を実行することがないの
で、演算プログラムの作成等煩雑な作業を伴わず、さら
に短絡の判定を自動化できるため検査能率の向上、検査
コストの引下げが可能どなる。
で、演算プログラムの作成等煩雑な作業を伴わず、さら
に短絡の判定を自動化できるため検査能率の向上、検査
コストの引下げが可能どなる。
第１図はこの発明にかかる半導体装置の一実施例の構成
を示すブロック構成図、第２図は第１図の装置の動作を
説明するための各種信号波形図、第３図はこの発明によ
る半導体装置の動作機能を説明するためのフローチャー
トである。 １３・・・表示ＲＡＭ、１４・・・デコーダ、１５１〜
１５ ・ＭＯＳ ＦＥ’Ｔ’１１６．〜１６ｎ・・
・ボンディングワイヤ、１７１〜１７ｏ・・・外部端子
。 出願人代理人 猪 股 清 第２図 （（Ｘ） （ｂ） −−−−−−−−ＶＤＤ
を示すブロック構成図、第２図は第１図の装置の動作を
説明するための各種信号波形図、第３図はこの発明によ
る半導体装置の動作機能を説明するためのフローチャー
トである。 １３・・・表示ＲＡＭ、１４・・・デコーダ、１５１〜
１５ ・ＭＯＳ ＦＥ’Ｔ’１１６．〜１６ｎ・・
・ボンディングワイヤ、１７１〜１７ｏ・・・外部端子
。 出願人代理人 猪 股 清 第２図 （（Ｘ） （ｂ） −−−−−−−−ＶＤＤ
Claims (1)
- 【特許請求の範囲】 １、ＲＡＭを内蔵する半導体装置において、複数の出力
ピンに予め定めた波形信号が出力されるような試験用デ
ータを前記ＲＡＭに入力する手段を具備したことを特徴
とする半導体装置。 ２、試験用データが出力ピン間の短絡を検出するための
データである特許請求の範囲第１項記載の半導体装置。 ３、出力ピン間の短絡を検出するためのデータが隣接ピ
ン間で、構成データの少なくとも一部が異なつているも
のである特許請求の範囲第２項記載の半導体装置。 ４、入力手段としてＲＡＭの入力マトリックスを少なく
とも１つ余分に有する特許請求の範囲第１項記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59275955A JPS61156828A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59275955A JPS61156828A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61156828A true JPS61156828A (ja) | 1986-07-16 |
Family
ID=17562750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59275955A Pending JPS61156828A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156828A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103823147A (zh) * | 2013-11-04 | 2014-05-28 | 中国人民解放军国防科学技术大学 | 基于脉冲捕获的键合丝触碰短路检测方法 |
| CN109752644A (zh) * | 2018-12-12 | 2019-05-14 | 交控科技股份有限公司 | 一种混线检测方法 |
-
1984
- 1984-12-28 JP JP59275955A patent/JPS61156828A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103823147A (zh) * | 2013-11-04 | 2014-05-28 | 中国人民解放军国防科学技术大学 | 基于脉冲捕获的键合丝触碰短路检测方法 |
| CN109752644A (zh) * | 2018-12-12 | 2019-05-14 | 交控科技股份有限公司 | 一种混线检测方法 |
| CN109752644B (zh) * | 2018-12-12 | 2022-02-15 | 交控科技股份有限公司 | 一种混线检测方法 |
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