JPH0526146B2 - - Google Patents
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- Publication number
- JPH0526146B2 JPH0526146B2 JP57166216A JP16621682A JPH0526146B2 JP H0526146 B2 JPH0526146 B2 JP H0526146B2 JP 57166216 A JP57166216 A JP 57166216A JP 16621682 A JP16621682 A JP 16621682A JP H0526146 B2 JPH0526146 B2 JP H0526146B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- output
- bonding
- circuit
- circuits
- Prior art date
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Links
- 239000004065 semiconductor Substances 0.000 claims description 19
- 238000001514 detection method Methods 0.000 claims description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
- G01R31/52—Testing for short-circuits, leakage current or ground faults
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Wire Bonding (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えば電子式卓上計算機に使用さ
れるLSI（大規模集積回路）等の半導体装置にお
いて、特にボンデイング部の短絡を検出するボン
デイングシヨート検出装置に関する。
れるLSI（大規模集積回路）等の半導体装置にお
いて、特にボンデイング部の短絡を検出するボン
デイングシヨート検出装置に関する。
例えばLSI等の半導体装置は、集積回路と外囲
器との間にワイヤボンデイング等を施して複数の
電極を外部端子に取り出している。このボンデイ
ングによつて形成される複数本のボンデイングワ
イヤは、互いにそのワイヤ間隔が極めて接近して
いるため、しばしば短絡等の不良が生じる場合が
ある。
器との間にワイヤボンデイング等を施して複数の
電極を外部端子に取り出している。このボンデイ
ングによつて形成される複数本のボンデイングワ
イヤは、互いにそのワイヤ間隔が極めて接近して
いるため、しばしば短絡等の不良が生じる場合が
ある。
このような半導体装置の不良の判定は、予め用
意された任意の演算を半導体装置で実施すること
により行なわれるもので、この演算結果が正解と
異なる信号となつた場合に、その半導体装置は不
良であると判定されている。
意された任意の演算を半導体装置で実施すること
により行なわれるもので、この演算結果が正解と
異なる信号となつた場合に、その半導体装置は不
良であると判定されている。
（背景技術の問題点）
しかしこのように半導体装置の任意の演算結果
によつて良否判定を行なつていたのでは、不良と
して判定される異常な演算結果の原因となるもの
が、半導体装置内の如何なる所で生じているもの
かを見分けることができない。
によつて良否判定を行なつていたのでは、不良と
して判定される異常な演算結果の原因となるもの
が、半導体装置内の如何なる所で生じているもの
かを見分けることができない。
すなわち例えばボンデイング部に存在するボン
デイングワイヤ短絡による不良を見分けるために
は、半導体装置の隣接する外部端子にそれぞれ異
なる演算結果が固定して出力されるような演算を
実施しなければならず、実際にその演算を考え実
施してボンデイングワイヤの短絡が生じているか
否かを見分けるまでには、大変に多くの時間と労
力を必要としてしまう。
デイングワイヤ短絡による不良を見分けるために
は、半導体装置の隣接する外部端子にそれぞれ異
なる演算結果が固定して出力されるような演算を
実施しなければならず、実際にその演算を考え実
施してボンデイングワイヤの短絡が生じているか
否かを見分けるまでには、大変に多くの時間と労
力を必要としてしまう。
（発明の目的）
この発明は上記のような問題点を解決するため
になされたもので、半導体装置の不良原因として
見逃すことのできないポンデイング部の短絡故障
部を、即時自動的に検出することが可能となるポ
ンデイングシヨート検出装置を提供することを目
的とする。
になされたもので、半導体装置の不良原因として
見逃すことのできないポンデイング部の短絡故障
部を、即時自動的に検出することが可能となるポ
ンデイングシヨート検出装置を提供することを目
的とする。
（発明の概要）
すなわちこの発明に拘るボンデイングシヨート
検出装置は、例えばLSI等の集積回路の、特に液
晶駆動回路内に設けるもので、論理回路の組み合
わせで構成するものである。
検出装置は、例えばLSI等の集積回路の、特に液
晶駆動回路内に設けるもので、論理回路の組み合
わせで構成するものである。
（発明の実施例）
以下図面によりこの発明の一実施例を説明す
る。
る。
第１図は液晶駆動用の半導体装置の構成を示す
もので、半導体装置１１内部に設置される集積回
路１２の１入力端子としてテスト（TEST）端子
１３を設ける。このテスト端子１３はノーマルモ
ードで“１”、テストモードで“０”のテスト信
号を入力するもので、このテスト信号はアンド回
路１４1〜１４ｎ−1それぞれに供給すると共に、
インバータ１５を介してオア回路１６2〜１６ｎ
それぞれに供給する。そして液晶制御回路１７か
らの制御信号を上記アンド回路１４1〜１４ｎ−1
およびオア回路１６2〜１６ｎにそれぞれ分配供
給する。
もので、半導体装置１１内部に設置される集積回
路１２の１入力端子としてテスト（TEST）端子
１３を設ける。このテスト端子１３はノーマルモ
ードで“１”、テストモードで“０”のテスト信
号を入力するもので、このテスト信号はアンド回
路１４1〜１４ｎ−1それぞれに供給すると共に、
インバータ１５を介してオア回路１６2〜１６ｎ
それぞれに供給する。そして液晶制御回路１７か
らの制御信号を上記アンド回路１４1〜１４ｎ−1
およびオア回路１６2〜１６ｎにそれぞれ分配供
給する。
上記アンド回路１４1〜１４ｎ−1およびオア回
路１６2〜１６ｎそれぞれからの論理信号は、そ
れぞれ対応した液晶駆動用の負論理MOS FET
１８1〜１８ｎに供給する。MOS FET１８1〜１
８ｎは、供給された論理信号に対応して第２図ａ
に示すようにＰチヤンネルよりVSSB、Ｎチヤンネ
ルよりVDDBなる液晶駆動信号を切換出力するもの
で、このMOS FET１８1〜１８ｎそれぞれから
の出力信号は集積回路１２の出力端子S1〜Snか
ら取り出し、各ボンデイングワイヤ１９1〜１９
ｎを介して半導体装置１１の外部端子２０1〜２
０ｎから出力する。
路１６2〜１６ｎそれぞれからの論理信号は、そ
れぞれ対応した液晶駆動用の負論理MOS FET
１８1〜１８ｎに供給する。MOS FET１８1〜１
８ｎは、供給された論理信号に対応して第２図ａ
に示すようにＰチヤンネルよりVSSB、Ｎチヤンネ
ルよりVDDBなる液晶駆動信号を切換出力するもの
で、このMOS FET１８1〜１８ｎそれぞれから
の出力信号は集積回路１２の出力端子S1〜Snか
ら取り出し、各ボンデイングワイヤ１９1〜１９
ｎを介して半導体装置１１の外部端子２０1〜２
０ｎから出力する。
すなわちこのように構成される装置において、
半導体装置１１がノーマルモードの状態、つまり
集積回路１２のテスト端子１３に“１”が入力さ
れる場合は、アンド回路１４1〜１４ｎ−1には
“１”が供給されると共に、オア回路１６2〜１６
ｎにはインバータ１５により反転した“０”が供
給される。これにより液晶制御回路１７からアン
ド回路１４1〜１４ｎ−1およびオア回路１６2〜
１６ｎそれぞれに供給される制御信号（“１”ま
たは“０”）は、そのままのレベルで変化せずに
MOS FET１８1〜１８ｎに供給される。そして
このMOS FET１８1〜１８ｎは、供給された制
御信号の“１”または“０”に対応して、VSSBま
たはVDDBなる液相駆動信号を各出力端子S1〜Sn
からボンデイングワイヤ１９1〜１９ｎを介して
外部端子２０1〜２０ｎに出力し、図示しない液
晶表示素子等を駆動させる。
半導体装置１１がノーマルモードの状態、つまり
集積回路１２のテスト端子１３に“１”が入力さ
れる場合は、アンド回路１４1〜１４ｎ−1には
“１”が供給されると共に、オア回路１６2〜１６
ｎにはインバータ１５により反転した“０”が供
給される。これにより液晶制御回路１７からアン
ド回路１４1〜１４ｎ−1およびオア回路１６2〜
１６ｎそれぞれに供給される制御信号（“１”ま
たは“０”）は、そのままのレベルで変化せずに
MOS FET１８1〜１８ｎに供給される。そして
このMOS FET１８1〜１８ｎは、供給された制
御信号の“１”または“０”に対応して、VSSBま
たはVDDBなる液相駆動信号を各出力端子S1〜Sn
からボンデイングワイヤ１９1〜１９ｎを介して
外部端子２０1〜２０ｎに出力し、図示しない液
晶表示素子等を駆動させる。
次に半導体装置１１がテストモードの状態、つ
まり集積回路１２のテスト端子１３に“０”が入
力される場合は、アンド回路１４1〜１４ｎ−1に
は“０”が供給されると共に、オア回路１６2〜
１６ｎにはインバータ１５により反転した“１”
が供給される。これにより液晶制御回路１７から
供給される制御信号は全く無視される状態とな
り、この制御信号が如何なるレベルであつてもア
ンド回路１４1〜１４ｎ−1からは“０”、オア回
路１６2〜１６ｎからは“１”がそれぞれ対応す
るMOS FET１８1〜１８ｎに固定して供給され
る。
まり集積回路１２のテスト端子１３に“０”が入
力される場合は、アンド回路１４1〜１４ｎ−1に
は“０”が供給されると共に、オア回路１６2〜
１６ｎにはインバータ１５により反転した“１”
が供給される。これにより液晶制御回路１７から
供給される制御信号は全く無視される状態とな
り、この制御信号が如何なるレベルであつてもア
ンド回路１４1〜１４ｎ−1からは“０”、オア回
路１６2〜１６ｎからは“１”がそれぞれ対応す
るMOS FET１８1〜１８ｎに固定して供給され
る。
つまり第２図ｂに示すようにアンド回路１４1
〜１４ｎ−1に対応したMOS FET１８1〜１８ｎ
−1は、VDDBなる出力信号を各出力端子S1〜Sn−1
に出力し、またオア回路１６2〜１６ｎに対応し
たMOS FET１８2〜１８ｎは、VSSBなる出力信
号を各出力端子S2〜Snに出力するようにする。
すなわちそれぞれの出力端子S1〜Snからは、
VDDBおよびVSSBが交互に固定して出力されるよう
になり、これに伴つてそれぞれ対応する外部端子
２０1〜２０ｎには、VDDBおよびVSSBなる出力信
号が各ボンデイングワイヤ１９1〜１９ｎを介し
て交互に固定して設定される。
〜１４ｎ−1に対応したMOS FET１８1〜１８ｎ
−1は、VDDBなる出力信号を各出力端子S1〜Sn−1
に出力し、またオア回路１６2〜１６ｎに対応し
たMOS FET１８2〜１８ｎは、VSSBなる出力信
号を各出力端子S2〜Snに出力するようにする。
すなわちそれぞれの出力端子S1〜Snからは、
VDDBおよびVSSBが交互に固定して出力されるよう
になり、これに伴つてそれぞれ対応する外部端子
２０1〜２０ｎには、VDDBおよびVSSBなる出力信
号が各ボンデイングワイヤ１９1〜１９ｎを介し
て交互に固定して設定される。
したがつて上記のような装置によれば、半導体
装置１１をテストモードに設定して、MOS
FET１８1〜１８ｎそれぞれに“０”または
“１”を交互に供給し、隣接する出力端子S1〜Sn
を交互に異なつた出力信号VDDB，VSSBに固定して
設定することにより、例えばボンデイングワイヤ
１９1，１９2が短絡した場合、このワイヤ１９1，
１９2に対応する外部端子２０1，２０2それぞれ
には、第２図ｃに示すような異常信号が出力され
るようになり、複数本形成されたボンデイングワ
イヤ１９1〜１９ｎの短絡ケ所を即時発見するこ
とができるようになる。
装置１１をテストモードに設定して、MOS
FET１８1〜１８ｎそれぞれに“０”または
“１”を交互に供給し、隣接する出力端子S1〜Sn
を交互に異なつた出力信号VDDB，VSSBに固定して
設定することにより、例えばボンデイングワイヤ
１９1，１９2が短絡した場合、このワイヤ１９1，
１９2に対応する外部端子２０1，２０2それぞれ
には、第２図ｃに示すような異常信号が出力され
るようになり、複数本形成されたボンデイングワ
イヤ１９1〜１９ｎの短絡ケ所を即時発見するこ
とができるようになる。
以上のようにこの発明によれば、例えばLSI等
の外部端子の比較的多い半導体装置において、特
に液晶駆動回路のボンデイング部に短絡故障が存
在する場合、この短絡ケ所を即時検出することが
できるようになるので、ポンデイング部短絡の判
定時間短縮が可能となり、検査数量を大幅に増加
することができる。また従来のように人為的な演
算を実施することがないので、ボンデイング部短
絡の判定を自動化する上で充分に効果的である。
の外部端子の比較的多い半導体装置において、特
に液晶駆動回路のボンデイング部に短絡故障が存
在する場合、この短絡ケ所を即時検出することが
できるようになるので、ポンデイング部短絡の判
定時間短縮が可能となり、検査数量を大幅に増加
することができる。また従来のように人為的な演
算を実施することがないので、ボンデイング部短
絡の判定を自動化する上で充分に効果的である。
第１図はこの発明の一実施例に係るボンデイン
グシヨート検出装置を説明する構成図、第２図ａ
は上記実施例で使用されるMOS FETの出力信
号を示す波形図、第２図ｂは上記実施例のテスト
モードにおける各出力端子の出力信号を示す波形
図、第２図ｃは上記実施例においてボンデイング
ワイヤが短絡した場合に外部端子から出力される
異常信号を示す波形図である。 １３……テスト端子、１４1〜１４ｎ−1……ア
ンド回路、１５……インバータ、１６2〜１６ｎ
……オア回路、１８1〜１８ｎ……MOS FET、
１９1〜１９ｎ……ボンデイングワイヤ、２０1〜
２０ｎ……外部端子。
グシヨート検出装置を説明する構成図、第２図ａ
は上記実施例で使用されるMOS FETの出力信
号を示す波形図、第２図ｂは上記実施例のテスト
モードにおける各出力端子の出力信号を示す波形
図、第２図ｃは上記実施例においてボンデイング
ワイヤが短絡した場合に外部端子から出力される
異常信号を示す波形図である。 １３……テスト端子、１４1〜１４ｎ−1……ア
ンド回路、１５……インバータ、１６2〜１６ｎ
……オア回路、１８1〜１８ｎ……MOS FET、
１９1〜１９ｎ……ボンデイングワイヤ、２０1〜
２０ｎ……外部端子。
Claims (1)
- 【特許請求の範囲】 １ 半導体装置の１端子として設けられるテスト
端子と、 このテスト端子からのテスト信号により上記半
導体装置の隣接する複数出力端子のそれぞれに順
次逆極性の出力信号を発生させる該半導体装置内
の主制御回路と上記複数出力端子との間に設けら
れた論理回路群とを具備し、 この論理回路群は、上記テスト信号の存在しな
い状態で、上記主制御回路からの出力信号を通過
させるように設定したことを特徴とするボンデイ
ングシヨート検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166216A JPS5956172A (ja) | 1982-09-24 | 1982-09-24 | ボンデイングシヨ−ト検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166216A JPS5956172A (ja) | 1982-09-24 | 1982-09-24 | ボンデイングシヨ−ト検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5956172A JPS5956172A (ja) | 1984-03-31 |
| JPH0526146B2 true JPH0526146B2 (ja) | 1993-04-15 |
Family
ID=15827253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57166216A Granted JPS5956172A (ja) | 1982-09-24 | 1982-09-24 | ボンデイングシヨ−ト検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956172A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4690731B2 (ja) * | 2005-01-20 | 2011-06-01 | ルネサスエレクトロニクス株式会社 | 半導体装置とそのテスト装置及びテスト方法。 |
-
1982
- 1982-09-24 JP JP57166216A patent/JPS5956172A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5956172A (ja) | 1984-03-31 |
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