JP3175344B2 - 故障検出回路 - Google Patents
故障検出回路Info
- Publication number
- JP3175344B2 JP3175344B2 JP28803292A JP28803292A JP3175344B2 JP 3175344 B2 JP3175344 B2 JP 3175344B2 JP 28803292 A JP28803292 A JP 28803292A JP 28803292 A JP28803292 A JP 28803292A JP 3175344 B2 JP3175344 B2 JP 3175344B2
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- Japan
- Prior art keywords
- tri
- output buffer
- state
- output
- control signal
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Description
【０００１】
【産業上の利用分野】本発明は集積回路の故障検出回
路、特にトライステート出力バッファのコントロール信
号回路における縮退故障の検出回路に関する。
路、特にトライステート出力バッファのコントロール信
号回路における縮退故障の検出回路に関する。
【０００２】
【従来の技術】従来、トライステート出力バッファのコ
ントロール信号回路における縮退故障の検出には、図３
の回路図に示すように、トライステート出力バッファ１
のコントロール信号回路１２から外部端子１３を引き出
して、この外部端子１３にテスタを接触させて直接故障
検出を行っていた。
ントロール信号回路における縮退故障の検出には、図３
の回路図に示すように、トライステート出力バッファ１
のコントロール信号回路１２から外部端子１３を引き出
して、この外部端子１３にテスタを接触させて直接故障
検出を行っていた。
【０００３】
【発明が解決しようとする課題】この従来の故障検出回
路では、コントロール信号回路から外部端子を引き出し
ているため、トライステート出力バッファの数と同数の
外部端子を余分に設けなければならないという欠点があ
った。
路では、コントロール信号回路から外部端子を引き出し
ているため、トライステート出力バッファの数と同数の
外部端子を余分に設けなければならないという欠点があ
った。
【０００４】
【課題を解決するための手段】本発明の構成は、信号が
出力される出力端子と、前記出力端子に出力端が接続さ
れた検査対象の第１のトライステート出力バッファの前
記出力端に出力端が接続された第２のトライステート出
力バッファと、前記第２のトライステート出力バッファ
の入力信号を与える第１の制御手段と、前記第２のトラ
イステート出力バッファのトライステートコントロール
信号を与える第２の制御手段とを備え、前記第１のトラ
イステート出力バッファは入力信号としての第１のテス
ト信号とトライステートコントロール信号としてのコン
トロール信号とを受け、前記第２の制御手段は前記コン
トロール信号を受け、前記第１の制御手段は第２のテス
ト信号と前記第２のトライステート出力バッファの前記
トライステートコントロール信号とを受け、故障検出モ
ードであるとき、前記第２の制御手段は前記コントロー
ル信号を前記第２のトライステート出力バッファの前記
トライステートコントロール信号として出力し、前記コ
ントロール信号が第１のレベルのとき前記第１のトライ
ステート出力バッファは能動となり、前記第２のトライ
ステート出力バッファはハイインピーダンス出力とな
り、前記コントロール信号が第２のレベルのとき前記第
１のトライステート出力バッファはハイインピーダンス
出力となり、前記第２のトライステート出力バッファは
能動となり、前記第２のトライステート出力バッファが
能動となるとき前記第１の制御手段は前記第２のテスト
信号を前記第２のトライステート出力バッファの前記入
力信号として出力し、前記出力端子に出力される信号に
より前記第１のトライステート出力バッファのコントロ
ール信号回路における縮退故障を検出することを特徴と
する。
出力される出力端子と、前記出力端子に出力端が接続さ
れた検査対象の第１のトライステート出力バッファの前
記出力端に出力端が接続された第２のトライステート出
力バッファと、前記第２のトライステート出力バッファ
の入力信号を与える第１の制御手段と、前記第２のトラ
イステート出力バッファのトライステートコントロール
信号を与える第２の制御手段とを備え、前記第１のトラ
イステート出力バッファは入力信号としての第１のテス
ト信号とトライステートコントロール信号としてのコン
トロール信号とを受け、前記第２の制御手段は前記コン
トロール信号を受け、前記第１の制御手段は第２のテス
ト信号と前記第２のトライステート出力バッファの前記
トライステートコントロール信号とを受け、故障検出モ
ードであるとき、前記第２の制御手段は前記コントロー
ル信号を前記第２のトライステート出力バッファの前記
トライステートコントロール信号として出力し、前記コ
ントロール信号が第１のレベルのとき前記第１のトライ
ステート出力バッファは能動となり、前記第２のトライ
ステート出力バッファはハイインピーダンス出力とな
り、前記コントロール信号が第２のレベルのとき前記第
１のトライステート出力バッファはハイインピーダンス
出力となり、前記第２のトライステート出力バッファは
能動となり、前記第２のトライステート出力バッファが
能動となるとき前記第１の制御手段は前記第２のテスト
信号を前記第２のトライステート出力バッファの前記入
力信号として出力し、前記出力端子に出力される信号に
より前記第１のトライステート出力バッファのコントロ
ール信号回路における縮退故障を検出することを特徴と
する。
【０００５】
【実施例】つぎに図面を参照して本発明を説明する。図
１は本発明の一実施例の回路図である。図において、１
は検査対象の第１のトライステート出力バッファ（以下
単に第１出力バッファという）であり、入力端子７から
ドライブ信号が入力され、端子６からコントロール信号
が入力される。２は故障検出用の第２のトライステート
出力バッファ（以下単に第２出力バッファという）であ
り、その出力は第１出力バッファと出力ワィアードされ
ている。第２出力バッファ２は、制御回路４のＯＲゲー
ト４ｂの出力でドライブされる。４ａはＯＲゲート４ｂ
の一つの入力につながる入力端子であり、１レベルと０
レベルの交番信号（“１”“０”交番信号）が入力され
る。ＯＲゲート４ｂの他の一つの入力は故障検出モード
設定回路３のＯＲゲート３ｂの出力が接続されている。
このＯＲゲート３ｂの出力はまた第２出力バッファ２の
コントロール信号線にも接続されており、さらに、ＯＲ
ゲート３ｂの一つの入力は入力端子３ａに接続され、他
の一つの入力は、第１出力バッファ１のコントロール信
号入力端子６に接続されている。
１は本発明の一実施例の回路図である。図において、１
は検査対象の第１のトライステート出力バッファ（以下
単に第１出力バッファという）であり、入力端子７から
ドライブ信号が入力され、端子６からコントロール信号
が入力される。２は故障検出用の第２のトライステート
出力バッファ（以下単に第２出力バッファという）であ
り、その出力は第１出力バッファと出力ワィアードされ
ている。第２出力バッファ２は、制御回路４のＯＲゲー
ト４ｂの出力でドライブされる。４ａはＯＲゲート４ｂ
の一つの入力につながる入力端子であり、１レベルと０
レベルの交番信号（“１”“０”交番信号）が入力され
る。ＯＲゲート４ｂの他の一つの入力は故障検出モード
設定回路３のＯＲゲート３ｂの出力が接続されている。
このＯＲゲート３ｂの出力はまた第２出力バッファ２の
コントロール信号線にも接続されており、さらに、ＯＲ
ゲート３ｂの一つの入力は入力端子３ａに接続され、他
の一つの入力は、第１出力バッファ１のコントロール信
号入力端子６に接続されている。
【０００６】つぎにこのような回路の動作について説明
する。入力端子３ａを０レベルにすることにより故障検
出モードに設定する。端子４ａには、第１出力バッファ
１のコントロール信号回路が正常動作時に端子６に表れ
ているコントロール信号の１レベルまたは０レベル期間
の最小幅よりも小さい幅の“１”“０”交番信号が印加
される。この状態にて、第１出力バッファ１のハイイン
ピーダンス期間の部分（端子６が０レベル状態）に端子
４ａの印加信号と同一の期待値を入れたテストパターン
でテストを行う。
する。入力端子３ａを０レベルにすることにより故障検
出モードに設定する。端子４ａには、第１出力バッファ
１のコントロール信号回路が正常動作時に端子６に表れ
ているコントロール信号の１レベルまたは０レベル期間
の最小幅よりも小さい幅の“１”“０”交番信号が印加
される。この状態にて、第１出力バッファ１のハイイン
ピーダンス期間の部分（端子６が０レベル状態）に端子
４ａの印加信号と同一の期待値を入れたテストパターン
でテストを行う。
【０００７】このテストにおいて、コントロール信号が
印加される端子６が、縮退故障のために０レベルに固定
されているとすれば、第１出力バッファ１の出力はハイ
インピーダンス状態にあり、第２出力バッファ２のコン
トロール信号は０レベルであって、出力端子５には、
“１”“０”交番信号でドライブされた第２出力バッフ
ァ２の出力のみが現われる。かくして、第１出力バッフ
ァ１のコントロール信号回路は０レベルに固定された故
障状態にあることが判明する。
印加される端子６が、縮退故障のために０レベルに固定
されているとすれば、第１出力バッファ１の出力はハイ
インピーダンス状態にあり、第２出力バッファ２のコン
トロール信号は０レベルであって、出力端子５には、
“１”“０”交番信号でドライブされた第２出力バッフ
ァ２の出力のみが現われる。かくして、第１出力バッフ
ァ１のコントロール信号回路は０レベルに固定された故
障状態にあることが判明する。
【０００８】また、第１出力バッファ１のコントロール
信号端子６が１レベルに固定されているとすれば、第１
出力バッファ１の出力としてはテストパターンのドライ
ブ信号が現われ、他方第２出力バッファ２のコントロー
ル信号回路は１レベルであるから第２出力バッファ２は
ハイインピーダンス状態になっており、出力端子５には
端子７の信号のみが出力し、第１出力バッファ１のコン
トロール信号回路が１レベル固定の故障状態にあること
が判明する。
信号端子６が１レベルに固定されているとすれば、第１
出力バッファ１の出力としてはテストパターンのドライ
ブ信号が現われ、他方第２出力バッファ２のコントロー
ル信号回路は１レベルであるから第２出力バッファ２は
ハイインピーダンス状態になっており、出力端子５には
端子７の信号のみが出力し、第１出力バッファ１のコン
トロール信号回路が１レベル固定の故障状態にあること
が判明する。
【０００９】もし、端子６のコントロール信号回路が正
常であれば、その１レベルの期間は端子７のドライブ信
号による第１出力バッファ１の出力が連続して出力端子
５に現われ、もって故障無しが確認できる。
常であれば、その１レベルの期間は端子７のドライブ信
号による第１出力バッファ１の出力が連続して出力端子
５に現われ、もって故障無しが確認できる。
【００１０】図２は本発明の一応用例の回路図である。
図において、本例では図１の第２出力バッファ２の代わ
りに、プルアップ抵抗Ｒ付きのＮｃｈオープンドレイン
ＭＯＳトランジスタＴｒとインバータＡとを含む出力バ
ッファ８を設けている。
図において、本例では図１の第２出力バッファ２の代わ
りに、プルアップ抵抗Ｒ付きのＮｃｈオープンドレイン
ＭＯＳトランジスタＴｒとインバータＡとを含む出力バ
ッファ８を設けている。
【００１１】
【発明の効果】以上説明したように本発明では、検査対
称の第１のトライステート出力バッファに対して、出力
ワィアードされた故障検出用の第２のトライステート出
力バッファを設けて、この第１と第２の出力バッファの
共通出力端子の出力信号から検査対称の第１出力バッフ
ァのコントロール信号における故障を判定するので、検
査用の特別の外部引き出し端子を設けずにコントロール
信号回路における縮退故障が検査できるという効果が得
られる。
称の第１のトライステート出力バッファに対して、出力
ワィアードされた故障検出用の第２のトライステート出
力バッファを設けて、この第１と第２の出力バッファの
共通出力端子の出力信号から検査対称の第１出力バッフ
ァのコントロール信号における故障を判定するので、検
査用の特別の外部引き出し端子を設けずにコントロール
信号回路における縮退故障が検査できるという効果が得
られる。
【図１】本発明の一実施例の回路図である。
【図２】本発明の一応用例の回路図である。
【図３】従来のトライステート出力バッファのコントロ
ール信号回路における縮退故障検出を説明するための回
路図である。
ール信号回路における縮退故障検出を説明するための回
路図である。
１ 第１トライステート出力バッファ ２ 第２トライステート出力バッファ ３ 故障検出モード設定回路 ３ａ 故障検出モード設定端子 ４ 制御回路 ４ａ “１”“０”交番信号入力端子 ５ 出力端子 ６ コントロール信号入力端子 ７ ドライブ信号入力端子
Claims (1)
- 【請求項１】 信号が出力される出力端子と、前記出力
端子に出力端が接続された検査対象の第１のトライステ
ート出力バッファの前記出力端に出力端が接続された第
２のトライステート出力バッファと、前記第２のトライ
ステート出力バッファの入力信号を与える第１の制御手
段と、前記第２のトライステート出力バッファのトライ
ステートコントロール信号を与える第２の制御手段とを
備え、前記第１のトライステート出力バッファは入力信
号としての第１のテスト信号とトライステートコントロ
ール信号としてのコントロール信号とを受け、前記第２
の制御手段は前記コントロール信号を受け、前記第１の
制御手段は第２のテスト信号と前記第２のトライステー
ト出力バッファの前記トライステートコントロール信号
とを受け、故障検出モードであるとき、前記第２の制御
手段は前記コントロール信号を前記第２のトライステー
ト出力バッファの前記トライステートコントロール信号
として出力し、前記コントロール信号が第１のレベルの
とき前記第１のトライステート出力バッファは能動とな
り、前記第２のトライステート出力バッファはハイイン
ピーダンス出力となり、前記コントロール信号が第２の
レベルのとき前記第１のトライステート出力バッファは
ハイインピーダンス出力となり、前記第２のトライステ
ート出力バッファは能動となり、前記第２のトライステ
ート出力バッファが能動となるとき前記第１の制御手段
は前記第２のテスト信号を前記第２のトライステート出
力バッファの前記入力信号として出力し、前記出力端子
に出力される信号により前記第１のトライステート出力
バッファのコントロール信号回路における縮退故障を検
出することを特徴とする故障検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28803292A JP3175344B2 (ja) | 1992-10-27 | 1992-10-27 | 故障検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28803292A JP3175344B2 (ja) | 1992-10-27 | 1992-10-27 | 故障検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06138185A JPH06138185A (ja) | 1994-05-20 |
| JP3175344B2 true JP3175344B2 (ja) | 2001-06-11 |
Family
ID=17724945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28803292A Expired - Fee Related JP3175344B2 (ja) | 1992-10-27 | 1992-10-27 | 故障検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3175344B2 (ja) |
-
1992
- 1992-10-27 JP JP28803292A patent/JP3175344B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06138185A (ja) | 1994-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010306 |
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