JPH10115662A - 半導体集積論理回路のテスト回路 - Google Patents
半導体集積論理回路のテスト回路Info
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- JPH10115662A JPH10115662A JP8289156A JP28915696A JPH10115662A JP H10115662 A JPH10115662 A JP H10115662A JP 8289156 A JP8289156 A JP 8289156A JP 28915696 A JP28915696 A JP 28915696A JP H10115662 A JPH10115662 A JP H10115662A
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- Japan
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- circuit
- buffer
- state
- signal
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318522—Test of Sequential circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】３−ステートバッファまたは双方向バッファの
状態を制御するコントロール信号を生成する回路をテス
トすることを可能とする半導体集積論理回路の提供。 【解決手段】内部論理回路からのデータ信号出力を一の
入力端に接続し出力を３−ステート出力バッファのデー
タ入力端に接続する第１のセレクタ回路と３−ステート
出力バッファのコントロール信号を生成する内部制御論
理回路の出力に一の入力端に接続し出力を３−ステート
出力バッファの出力制御端に接続する第２のセレクタ回
路とを備え、第１のセレクタ回路の他の入力端は第２の
セレクタ回路の一の入力端に接続される内部制御論理回
路の出力が接続され、第２のセレクタ回路の他の入力端
は３−ステート出力バッファを出力モードとする論理レ
ベルに接続され、第１、第２のセレクタの切り換え信号
は共通の切り換え信号に接続されている。
状態を制御するコントロール信号を生成する回路をテス
トすることを可能とする半導体集積論理回路の提供。 【解決手段】内部論理回路からのデータ信号出力を一の
入力端に接続し出力を３−ステート出力バッファのデー
タ入力端に接続する第１のセレクタ回路と３−ステート
出力バッファのコントロール信号を生成する内部制御論
理回路の出力に一の入力端に接続し出力を３−ステート
出力バッファの出力制御端に接続する第２のセレクタ回
路とを備え、第１のセレクタ回路の他の入力端は第２の
セレクタ回路の一の入力端に接続される内部制御論理回
路の出力が接続され、第２のセレクタ回路の他の入力端
は３−ステート出力バッファを出力モードとする論理レ
ベルに接続され、第１、第２のセレクタの切り換え信号
は共通の切り換え信号に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積論理回
路装置に関し、特にハイレベル、ロウレベルの論理出力
の他にハイインピーダンス状態をとる３−ステート（ト
ライステート）バッファもしくは双方向（入出力）バッ
ファの状態を制御するコントロール信号を作成する論理
回路のテストを容易化する半導体集積論理回路装置のテ
スト回路に関する。
路装置に関し、特にハイレベル、ロウレベルの論理出力
の他にハイインピーダンス状態をとる３−ステート（ト
ライステート）バッファもしくは双方向（入出力）バッ
ファの状態を制御するコントロール信号を作成する論理
回路のテストを容易化する半導体集積論理回路装置のテ
スト回路に関する。
【０００２】
【従来の技術】この種の従来技術として、例えば特開昭
６３−７０１７５号公報には、３−ステート素子を動作
モード（ハイレベル又はロウレベルの論理レベルを出力
するモード）とハイインピーダンス状態の２つのモード
に切替制御するコントロール信号を生成する論理回路
に、常にハイレベル又はロウレベルになる故障が存在す
るとき、上記モードの切替えが行われなくなるが、当該
故障を検査装置で検出可能とする検査方法として、出力
期待値に３−ステート素子の出力のハイインピーダンス
状態を設けた検査方法が提案されている。
６３−７０１７５号公報には、３−ステート素子を動作
モード（ハイレベル又はロウレベルの論理レベルを出力
するモード）とハイインピーダンス状態の２つのモード
に切替制御するコントロール信号を生成する論理回路
に、常にハイレベル又はロウレベルになる故障が存在す
るとき、上記モードの切替えが行われなくなるが、当該
故障を検査装置で検出可能とする検査方法として、出力
期待値に３−ステート素子の出力のハイインピーダンス
状態を設けた検査方法が提案されている。
【０００３】また、例えば特開昭６３−２９５９８０号
公報には、半導体集積回路の入出力回路の入出力バッフ
ァ部分と内部回路部分との接続を電気的に分離し、且
つ、分離された入出力バッファ部分と別の入出力バッフ
ァ部分とを電気的に接続することにより、内部回路を動
作させずに、入出力バッファ部分の故障を独立して検査
することを可能とした入出力回路の構成が提案されてい
る。
公報には、半導体集積回路の入出力回路の入出力バッフ
ァ部分と内部回路部分との接続を電気的に分離し、且
つ、分離された入出力バッファ部分と別の入出力バッフ
ァ部分とを電気的に接続することにより、内部回路を動
作させずに、入出力バッファ部分の故障を独立して検査
することを可能とした入出力回路の構成が提案されてい
る。
【０００４】
【発明が解決しようとする課題】３−ステート素子に出
力状態を制御するコントロール信号を生成する論理回路
の検査に関する上記した従来技術は、下記記載の問題点
を有している。
力状態を制御するコントロール信号を生成する論理回路
の検査に関する上記した従来技術は、下記記載の問題点
を有している。
【０００５】（１）第１の問題点は、被検査回路もしく
は被試験素子（Ｄevice Ｕnder Ｔest）のハイインピー
ダンス状態を検査する検査装置は、一般に、使用される
ことが少ない、ということである。
は被試験素子（Ｄevice Ｕnder Ｔest）のハイインピー
ダンス状態を検査する検査装置は、一般に、使用される
ことが少ない、ということである。
【０００６】その理由は、被検査回路のハイインピーダ
ンス状態を検査する手法は複雑であり、その結果、検査
装置が高価とされている、ことによる。また、ハイイン
ピーダンス状態を試験する機能を有する検査装置におい
ても、３−ステートバッファの出力端子のハイインピー
ダンス状態の検査は、機能（ファンクショナル）テスト
において、該出力端子をハイレベル側にプルアップした
際に論理ハイレベルとなるか、ロウレベル側にプルダウ
ンした際に論理ロウレベルになるかを検査してハイイン
ピーダンス状態にあることを検査するものであり、通常
２回のテストが行われる。
ンス状態を検査する手法は複雑であり、その結果、検査
装置が高価とされている、ことによる。また、ハイイン
ピーダンス状態を試験する機能を有する検査装置におい
ても、３−ステートバッファの出力端子のハイインピー
ダンス状態の検査は、機能（ファンクショナル）テスト
において、該出力端子をハイレベル側にプルアップした
際に論理ハイレベルとなるか、ロウレベル側にプルダウ
ンした際に論理ロウレベルになるかを検査してハイイン
ピーダンス状態にあることを検査するものであり、通常
２回のテストが行われる。
【０００７】（２）第２の問題点は、３−ステートバッ
ファのコントロールそのものをテストすることは可能と
されているものの、コントロール信号に接続された論理
回路をテストすることはできない、ということである。
ファのコントロールそのものをテストすることは可能と
されているものの、コントロール信号に接続された論理
回路をテストすることはできない、ということである。
【０００８】その理由は、例えば上記特開昭６３−２９
５９８０号公報のように、３−ステートバッファの入力
に他の信号を入力してテストすることはできても、その
前段の回路（コントロール信号を生成する論理回路）の
動作は検査できないためである。
５９８０号公報のように、３−ステートバッファの入力
に他の信号を入力してテストすることはできても、その
前段の回路（コントロール信号を生成する論理回路）の
動作は検査できないためである。
【０００９】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、３−ステートバッ
ファもしくは双方向バッファの状態を制御するコントロ
ール信号を生成する回路をテストすることを可能とする
半導体集積論理回路を提供することにある。
なされたものであって、その目的は、３−ステートバッ
ファもしくは双方向バッファの状態を制御するコントロ
ール信号を生成する回路をテストすることを可能とする
半導体集積論理回路を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体集積論理回路は、出力ハイレベル、
出力ロウレベル、出力ハイインピーダンスの３つの状態
をとる３−ステート出力バッファを有する半導体集積論
理回路において、内部論理回路からのデータ信号出力を
一の入力端に接続し、出力を前記３−ステート出力バッ
ファのデータ入力端に接続する第１のセレクタ回路と、
前記３−ステート出力バッファのコントロール信号を生
成する内部制御論理回路の出力に一の入力端に接続し、
出力を前記３−ステート出力バッファの出力制御端に接
続する第２のセレクタ回路と、を備え、前記第１のセレ
クタ回路の他の入力端には、前記第２のセレクタ回路の
前記一の入力端に接続される前記内部制御論理回路の出
力が接続され、前記第２のセレクタ回路の他の入力端
は、前記３−ステート出力バッファを出力モードとする
論理レベルに接続され、前記第１、及び前記第２のセレ
クタの切り換え制御端は、共通の切り換え信号に接続さ
れている、ことを特徴とする。
め、本発明の半導体集積論理回路は、出力ハイレベル、
出力ロウレベル、出力ハイインピーダンスの３つの状態
をとる３−ステート出力バッファを有する半導体集積論
理回路において、内部論理回路からのデータ信号出力を
一の入力端に接続し、出力を前記３−ステート出力バッ
ファのデータ入力端に接続する第１のセレクタ回路と、
前記３−ステート出力バッファのコントロール信号を生
成する内部制御論理回路の出力に一の入力端に接続し、
出力を前記３−ステート出力バッファの出力制御端に接
続する第２のセレクタ回路と、を備え、前記第１のセレ
クタ回路の他の入力端には、前記第２のセレクタ回路の
前記一の入力端に接続される前記内部制御論理回路の出
力が接続され、前記第２のセレクタ回路の他の入力端
は、前記３−ステート出力バッファを出力モードとする
論理レベルに接続され、前記第１、及び前記第２のセレ
クタの切り換え制御端は、共通の切り換え信号に接続さ
れている、ことを特徴とする。
【００１１】本発明においては、切り換え信号によっ
て、コントロール信号が３−ステートのコントロールに
かかわったり、データとして出力に出たりする。このこ
とから、３−ステートのコントロール信号を外部から知
ることができる。
て、コントロール信号が３−ステートのコントロールに
かかわったり、データとして出力に出たりする。このこ
とから、３−ステートのコントロール信号を外部から知
ることができる。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１３】図１は、本発明の実施の形態の構成の一例
を示す図である。図１を参照すると、この実施の形態に
おいて、３−ステートバッファ１の出力は出力端子２に
接続され、３−ステートバッファ１の入力データ信号８
は第１のセレクタ４の出力から供給され、３−ステート
バッファ１の出力制御端子に入力されるコントロール信
号７は第２のセレクタ３の出力から供給されている。ま
た、第２のセレクタ３と第１のセレクタ４において入力
を切換選択するための切り換え制御信号は、テスト切り
換え信号５に接続されている。
を示す図である。図１を参照すると、この実施の形態に
おいて、３−ステートバッファ１の出力は出力端子２に
接続され、３−ステートバッファ１の入力データ信号８
は第１のセレクタ４の出力から供給され、３−ステート
バッファ１の出力制御端子に入力されるコントロール信
号７は第２のセレクタ３の出力から供給されている。ま
た、第２のセレクタ３と第１のセレクタ４において入力
を切換選択するための切り換え制御信号は、テスト切り
換え信号５に接続されている。
【００１４】さらに、第１のセレクタ４のノーマル側は
内部データ信号９に接続され、テスト側はコントロール
回路６の出力端に接続され、第２のセレクタ３のノーマ
ル側はコントロール回路６の出力端に接続され、テスト
側はハイレベルに接続されている。
内部データ信号９に接続され、テスト側はコントロール
回路６の出力端に接続され、第２のセレクタ３のノーマ
ル側はコントロール回路６の出力端に接続され、テスト
側はハイレベルに接続されている。
【００１５】次に、この実施の形態について図１と、動
作を一覧にして示す図２を参照して詳細に説明する。な
お、図２において、内部データ信号の「Ｘ」は“Ｈ”／
“Ｌ”のどちらでもよいこと（Don't Care）を示してい
る。
作を一覧にして示す図２を参照して詳細に説明する。な
お、図２において、内部データ信号の「Ｘ」は“Ｈ”／
“Ｌ”のどちらでもよいこと（Don't Care）を示してい
る。
【００１６】図１において、ノーマルモード動作時に
は、第１のセレクタ４は内部データ信号９を３−ステー
トバッファ１の入力端子に出力し、第２のセレクタ３は
コントロール回路６の出力信号を３−ステートバッファ
１の出力制御端子に出力する。このため、図２に示すよ
うに、コントロール回路６の出力が“Ｈ”レベルの場合
には、３−ステートバッファ１の出力制御端子に入力さ
れるコントロール信号７は“Ｈ”レベルとされ、このた
め３−ステートバッファ１は出力イネーブル状態とさ
れ、内部データ信号９が、そのまま出力端子２に出力さ
れる。また、コントロール回路６の出力が“Ｌ”レベル
の場合、３−ステートバッファ１の出力制御端子に入力
されるコントロール信号７は“Ｌ”レベルとされ、内部
データ信号９の値にかかわらず、３−ステートバッファ
１の出力はＨｉｚ（ハイインピーダンス）になる。
は、第１のセレクタ４は内部データ信号９を３−ステー
トバッファ１の入力端子に出力し、第２のセレクタ３は
コントロール回路６の出力信号を３−ステートバッファ
１の出力制御端子に出力する。このため、図２に示すよ
うに、コントロール回路６の出力が“Ｈ”レベルの場合
には、３−ステートバッファ１の出力制御端子に入力さ
れるコントロール信号７は“Ｈ”レベルとされ、このた
め３−ステートバッファ１は出力イネーブル状態とさ
れ、内部データ信号９が、そのまま出力端子２に出力さ
れる。また、コントロール回路６の出力が“Ｌ”レベル
の場合、３−ステートバッファ１の出力制御端子に入力
されるコントロール信号７は“Ｌ”レベルとされ、内部
データ信号９の値にかかわらず、３−ステートバッファ
１の出力はＨｉｚ（ハイインピーダンス）になる。
【００１７】一方、テスト切り換え信号５をテストモー
ドにすると、第１のセレクタ４はテスト側入力を選択
し、コントロール回路６の出力信号を３−ステートバッ
ファ１の入力端子に出力し、また第２のセレクタ３は
“Ｈ”（ハイレベル）入力を選択してコントロール信号
７を“Ｈ”レベルとし、３−ステートバッファ１が出力
イネーブル状態とされ、図２に示すように、内部データ
信号９の値にかかわらず、コントロール回路６の出力の
値が３−ステートバッファ１から出力端子２に出力され
る。
ドにすると、第１のセレクタ４はテスト側入力を選択
し、コントロール回路６の出力信号を３−ステートバッ
ファ１の入力端子に出力し、また第２のセレクタ３は
“Ｈ”（ハイレベル）入力を選択してコントロール信号
７を“Ｈ”レベルとし、３−ステートバッファ１が出力
イネーブル状態とされ、図２に示すように、内部データ
信号９の値にかかわらず、コントロール回路６の出力の
値が３−ステートバッファ１から出力端子２に出力され
る。
【００１８】次に、上記した本発明の実施の形態を更に
詳細に説明すべく、一実施例として、コントロール回路
６をＬＳＩテスタ等の検査装置でテストする場合につい
て説明する。
詳細に説明すべく、一実施例として、コントロール回路
６をＬＳＩテスタ等の検査装置でテストする場合につい
て説明する。
【００１９】図１において、コントロール回路６が正し
く動作しているかどうかのテストは、コントロール回路
６の出力が“Ｈ”レベルになる場合は、出力端子２に、
内部データ信号９が出力されるため、予め、このような
状態になるように、テストパターンを作成しておき、出
力端子２を検査すればよい。
く動作しているかどうかのテストは、コントロール回路
６の出力が“Ｈ”レベルになる場合は、出力端子２に、
内部データ信号９が出力されるため、予め、このような
状態になるように、テストパターンを作成しておき、出
力端子２を検査すればよい。
【００２０】一方、コントロール回路６の出力信号が
“Ｌ”レベルの場合には、出力端子２はＨｉｚ（ハイイ
ンピーダンス）となるので、一般の検査装置では検査し
ない。このため、コントロール回路６が故障して出力信
号“Ｈ”レベルを常に出力しているものとすると、出力
端子２には、内部データ信号９がそのまま出力される
が、検査装置は、この場合（Ｈｉｚ状態の場合）、出力
端子２の値を検査していないので、コントロール回路６
が“Ｌ”レベルであるべきところが“Ｈ”レベルが出力
されている、ということを検査できない。
“Ｌ”レベルの場合には、出力端子２はＨｉｚ（ハイイ
ンピーダンス）となるので、一般の検査装置では検査し
ない。このため、コントロール回路６が故障して出力信
号“Ｈ”レベルを常に出力しているものとすると、出力
端子２には、内部データ信号９がそのまま出力される
が、検査装置は、この場合（Ｈｉｚ状態の場合）、出力
端子２の値を検査していないので、コントロール回路６
が“Ｌ”レベルであるべきところが“Ｈ”レベルが出力
されている、ということを検査できない。
【００２１】これに対して、本実施例においては、例え
ばコントロール回路６の出力が“Ｈ”レベルであるべき
ところが、コントロール回路６が故障し、“Ｌ”レベル
を出力していることを知るには、図２に示すように、テ
スト切り換え信号５をテスト側にすることにより、コン
トロール回路６の値が出力端子２に出力されるため、こ
れを出力期待値の“Ｈ”レベルと比較することにより、
直接に、コントロール回路６のテストを行っていること
と等価となる。また、コントロール回路６が“Ｌ”レベ
ルを出力すべきところが、故障して“Ｈ”レベルを出力
している場合にも、テスト切り換え信号５をテスト側と
して、コントロール回路６の出力を直接に検査すること
ができる。
ばコントロール回路６の出力が“Ｈ”レベルであるべき
ところが、コントロール回路６が故障し、“Ｌ”レベル
を出力していることを知るには、図２に示すように、テ
スト切り換え信号５をテスト側にすることにより、コン
トロール回路６の値が出力端子２に出力されるため、こ
れを出力期待値の“Ｈ”レベルと比較することにより、
直接に、コントロール回路６のテストを行っていること
と等価となる。また、コントロール回路６が“Ｌ”レベ
ルを出力すべきところが、故障して“Ｈ”レベルを出力
している場合にも、テスト切り換え信号５をテスト側と
して、コントロール回路６の出力を直接に検査すること
ができる。
【００２２】図３は、本発明の第２の実施の形態の構成
を示す。
を示す。
【００２３】図２を参照すると、この実施の形態は、図
１にて示した３−ステートバッファを双方向バッファに
適用したものである。すなわち、３−ステート出力バッ
ファ１１−ａの出力端に入力バッファ１１−ｂの入力端
を接続して入出力端子１２に接続してなる双方向バッフ
ァ１１の３−ステートバッファに対して、図１に示した
回路構成を設けたものである。３−ステートバッファが
双方向バッファにおいても、テスト切替信号１５によっ
てコントロール回路１６の出力を入出力端子に出力する
ことができる。
１にて示した３−ステートバッファを双方向バッファに
適用したものである。すなわち、３−ステート出力バッ
ファ１１−ａの出力端に入力バッファ１１−ｂの入力端
を接続して入出力端子１２に接続してなる双方向バッフ
ァ１１の３−ステートバッファに対して、図１に示した
回路構成を設けたものである。３−ステートバッファが
双方向バッファにおいても、テスト切替信号１５によっ
てコントロール回路１６の出力を入出力端子に出力する
ことができる。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
３−ステートや双方向バッファをコントロールする回路
の動作が正しいかどうかを検査することができる。
３−ステートや双方向バッファをコントロールする回路
の動作が正しいかどうかを検査することができる。
【００２５】その理由は、コントロールする回路の値を
簡単な回路で出力に出すことができる。
簡単な回路で出力に出すことができる。
【図１】本発明の実施の形態の構成を示す図である。
【図２】本発明の実施の形態の動作を表す図である。
【図３】本発明の別の実施の形態の構成を示す図であ
る。
る。
１ ３−ステートバッファ ２、１２ 出力 ３、１３、４、１４ セレクタ ５、１４ テスト切り換え信号 ６、１６ コントロール回路 ７、１７ コントロール信号 ８、１８ データ信号 ９、１９ 内部データ信号 １０、２０ ハイレベル １１ 双方向バッファ
Claims (2)
- 【請求項１】出力ハイレベル、出力ロウレベル、出力ハ
イインピーダンスの３つの状態をとる３−ステート出力
バッファを有する半導体集積論理回路において、 内部論理回路からのデータ信号出力を一の入力端に接続
し、出力を前記３−ステート出力バッファのデータ入力
端に接続する第１のセレクタ回路と、 前記３−ステート出力バッファのコントロール信号を生
成する内部制御論理回路の出力に一の入力端に接続し、
出力を前記３−ステート出力バッファの出力制御端に接
続する第２のセレクタ回路と、 を備え、 前記第１のセレクタ回路の他の入力端には、前記第２の
セレクタ回路の前記一の入力端に接続される前記内部制
御論理回路の出力が接続され、 前記第２のセレクタ回路の他の入力端は、前記３−ステ
ート出力バッファを出力モードとする論理レベルに接続
され、 前記第１、及び前記第２のセレクタの切り換え制御端
は、共通の切り換え信号に接続されている、ことを特徴
とする半導体集積論理回路。 - 【請求項２】前記３−ステート出力バッファの出力端
に、入力バッファの入力端が接続され、双方向バッファ
構成とされてなることを特徴とする請求項１記載の半導
体集積論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8289156A JP2861973B2 (ja) | 1996-10-11 | 1996-10-11 | 半導体集積論理回路のテスト回路 |
| US08/948,919 US6028443A (en) | 1996-10-11 | 1997-10-10 | Test circuit for semiconductor integrated logic circuit using tristate buffers allowing control circuit for tristate to be tested |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8289156A JP2861973B2 (ja) | 1996-10-11 | 1996-10-11 | 半導体集積論理回路のテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10115662A true JPH10115662A (ja) | 1998-05-06 |
| JP2861973B2 JP2861973B2 (ja) | 1999-02-24 |
Family
ID=17739496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8289156A Expired - Fee Related JP2861973B2 (ja) | 1996-10-11 | 1996-10-11 | 半導体集積論理回路のテスト回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6028443A (ja) |
| JP (1) | JP2861973B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1113280A2 (en) * | 1999-12-07 | 2001-07-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit having self-diagnosis test function and test method thereof |
Families Citing this family (9)
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| DE19831088C2 (de) * | 1998-07-10 | 2001-02-08 | Leuze Lumiflex Gmbh & Co | Schaltungsanordnung zur Überprüfung einer Tri-State-Erkennungsschaltung |
| JP2001159661A (ja) * | 1999-12-02 | 2001-06-12 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| JP2001242226A (ja) * | 2000-02-29 | 2001-09-07 | Fujitsu Ltd | 半導体装置及びその試験方法 |
| US7180886B2 (en) * | 2002-05-24 | 2007-02-20 | Richtek Technology Corp. | Synchronized data communication on a one-wired bus |
| JP2004021833A (ja) * | 2002-06-19 | 2004-01-22 | Renesas Technology Corp | 自己テスト機能内蔵半導体集積回路およびそれを備えたシステム |
| US7002859B2 (en) * | 2002-07-02 | 2006-02-21 | Dell Products L.P. | On-die switchable test circuit |
| US7259588B2 (en) * | 2003-07-29 | 2007-08-21 | Lexmark International Inc. | Tri-state detection circuit for use in devices associated with an imaging system |
| US7672393B2 (en) * | 2006-08-02 | 2010-03-02 | Richtek Technology Corporation | Single-wire asynchronous serial interface |
| CN111725986A (zh) * | 2020-07-18 | 2020-09-29 | 中煤科工集团重庆研究院有限公司 | 变频器逆变上下半桥防直通保护电路 |
Family Cites Families (7)
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Also Published As
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| JP2861973B2 (ja) | 1999-02-24 |
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