JPH1048289A - 半導体集積回路テストシステム - Google Patents
半導体集積回路テストシステムInfo
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- JPH1048289A JPH1048289A JP8203996A JP20399696A JPH1048289A JP H1048289 A JPH1048289 A JP H1048289A JP 8203996 A JP8203996 A JP 8203996A JP 20399696 A JP20399696 A JP 20399696A JP H1048289 A JPH1048289 A JP H1048289A
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- JP
- Japan
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- semiconductor integrated
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Abstract
(57)【要約】
【課題】多出力の半導体集積回路のテストを容易に行う
ためのシステムに関し、治具上にリレーを設けることな
しに、多数の出力端子をもつ半導体デバイスの試験をそ
の出力端子数より測定端子数が少ないＬＳＩテスタで行
うこと可能にする。 【解決手段】半導体デバイスの内部にアナログスイッチ
を設け、また半導体デバイスの複数の出力を治具上でシ
ョートさせ、これらの出力をＬＳＩテスタの１つの測定
端子と電気的に接続し、アナログスイッチを制御して出
力を切り替えながら試験を行う。まず制御端子２４をロ
ーレベルに、２５をハイレベルに設定すると、アナログ
スイッチ１６・１８がオン、１７・１９はオフになり、
測定端子へはドライバ１２、１４の信号が出力される。
次に制御端子２４をハイレベルに、２５をローレベルに
設定すると、アナログスイッチ１６・１８がオフ、１７
・１９はオンになり、ドライバ１３、１５の信号が測定
端子へ出力される。
ためのシステムに関し、治具上にリレーを設けることな
しに、多数の出力端子をもつ半導体デバイスの試験をそ
の出力端子数より測定端子数が少ないＬＳＩテスタで行
うこと可能にする。 【解決手段】半導体デバイスの内部にアナログスイッチ
を設け、また半導体デバイスの複数の出力を治具上でシ
ョートさせ、これらの出力をＬＳＩテスタの１つの測定
端子と電気的に接続し、アナログスイッチを制御して出
力を切り替えながら試験を行う。まず制御端子２４をロ
ーレベルに、２５をハイレベルに設定すると、アナログ
スイッチ１６・１８がオン、１７・１９はオフになり、
測定端子へはドライバ１２、１４の信号が出力される。
次に制御端子２４をハイレベルに、２５をローレベルに
設定すると、アナログスイッチ１６・１８がオフ、１７
・１９はオンになり、ドライバ１３、１５の信号が測定
端子へ出力される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路のテ
ストを行うためのシステムに関するもので、特に多出力
の半導体集積回路のテストを容易にするためのものであ
る。
ストを行うためのシステムに関するもので、特に多出力
の半導体集積回路のテストを容易にするためのものであ
る。
【０００２】
【従来の技術】例えばＬＣＤドライバＩＣやサーマルヘ
ッドドライバＩＣのような出力端子数の多い半導体集積
回路（以下デバイスと呼ぶ）は、その出力端子数以上の
測定端子を備えたＬＳＩテスタで試験を行うことが望ま
しい。しかし多数の測定端子を備えたＬＳＩテスタは一
般的に高価なテスタリソースとなる。そこで多数の出力
端子をもつデバイスを安価な少数の測定端子を備えたＬ
ＳＩテスタで試験できるようにするために、ＬＳＩテス
タとデバイスを電気的に接続するための治具上に、デバ
イスの任意の２つの出力端子から１つの出力端子を選択
するためのリレーを設け、そのリレーの切り替えにより
選択された１つの出力端子とＬＳＩテスタの測定端子と
を電気的に接続させ、リレーを切り替えながら２度の試
験を行うといった試験方法を用いることがある。
ッドドライバＩＣのような出力端子数の多い半導体集積
回路（以下デバイスと呼ぶ）は、その出力端子数以上の
測定端子を備えたＬＳＩテスタで試験を行うことが望ま
しい。しかし多数の測定端子を備えたＬＳＩテスタは一
般的に高価なテスタリソースとなる。そこで多数の出力
端子をもつデバイスを安価な少数の測定端子を備えたＬ
ＳＩテスタで試験できるようにするために、ＬＳＩテス
タとデバイスを電気的に接続するための治具上に、デバ
イスの任意の２つの出力端子から１つの出力端子を選択
するためのリレーを設け、そのリレーの切り替えにより
選択された１つの出力端子とＬＳＩテスタの測定端子と
を電気的に接続させ、リレーを切り替えながら２度の試
験を行うといった試験方法を用いることがある。
【０００３】
【発明が解決しようとする課題】しかしながらこの試験
方法では、リレーの切り替え時間を考慮する必要がある
ため、これに伴い全体のテスト時間が増加してしまう。
また、多数のリレーを治具上に設けなければならないの
で治具の構造が複雑になり、治具を作成する際の工数と
コストが増えてしまう。さらに治具の電気的特性が悪化
してしまい、試験が困難になる場合がある。
方法では、リレーの切り替え時間を考慮する必要がある
ため、これに伴い全体のテスト時間が増加してしまう。
また、多数のリレーを治具上に設けなければならないの
で治具の構造が複雑になり、治具を作成する際の工数と
コストが増えてしまう。さらに治具の電気的特性が悪化
してしまい、試験が困難になる場合がある。
【０００４】本発明は上記の問題を解消するためになさ
れたもので、被測定半導体集積回路の内部にアナログス
イッチを設けて外部からの制御信号により複数の出力ド
ライバの切り替えを行い、治具上でショートさせた被測
定半導体集積回路の複数の出力をＬＳＩテスタの１つの
測定端子に接続させ、試験することで、治具上にリレー
を設けることなしに多出力のデバイスの試験を出力端子
数より少ない測定端子しか有さないＬＳＩテスタで行う
ことを可能にする半導体集積回路テストシステムを提供
することを目的としている。
れたもので、被測定半導体集積回路の内部にアナログス
イッチを設けて外部からの制御信号により複数の出力ド
ライバの切り替えを行い、治具上でショートさせた被測
定半導体集積回路の複数の出力をＬＳＩテスタの１つの
測定端子に接続させ、試験することで、治具上にリレー
を設けることなしに多出力のデバイスの試験を出力端子
数より少ない測定端子しか有さないＬＳＩテスタで行う
ことを可能にする半導体集積回路テストシステムを提供
することを目的としている。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に本発明の半導体集積回路テストシステムは、 （手段１）ａ）半導体集積回路試験装置と被測定半導体
集積回路とこれらを電気的に接続する治具からなる半導
体集積回路テストシステムにおいて、 ｂ）半導体集積回路試験装置の１つの測定端子に、被測
定半導体集積回路の複数の出力回路が電気的に接続する
ための構成を持つ治具を備えることと、 ｃ）半導体集積回路試験装置の１つの測定端子に接続さ
れた被測定半導体集積回路の複数の出力回路のそれぞれ
が、出力ドライバと出力パッドの間に信号の伝達と非伝
達を切り替える出力信号選択回路を備えることと、 ｄ）被測定半導体集積回路が出力信号選択回路を制御す
るための制御回路を備えることを特徴とする半導体集積
回路テストシステム。
に本発明の半導体集積回路テストシステムは、 （手段１）ａ）半導体集積回路試験装置と被測定半導体
集積回路とこれらを電気的に接続する治具からなる半導
体集積回路テストシステムにおいて、 ｂ）半導体集積回路試験装置の１つの測定端子に、被測
定半導体集積回路の複数の出力回路が電気的に接続する
ための構成を持つ治具を備えることと、 ｃ）半導体集積回路試験装置の１つの測定端子に接続さ
れた被測定半導体集積回路の複数の出力回路のそれぞれ
が、出力ドライバと出力パッドの間に信号の伝達と非伝
達を切り替える出力信号選択回路を備えることと、 ｄ）被測定半導体集積回路が出力信号選択回路を制御す
るための制御回路を備えることを特徴とする半導体集積
回路テストシステム。
【０００６】（手段２）手段１記載の出力信号選択回路
がアナログスイッチである半導体集積回路テストシステ
ム。
がアナログスイッチである半導体集積回路テストシステ
ム。
【０００７】（手段３）手段１記載の治具において、半
導体集積回路試験装置の１つの測定端子に、被測定半導
体集積回路の複数の出力回路が電気的に接続されるため
の構成を持つ治具が、プローブカードである半導体集積
回路テストシステム。
導体集積回路試験装置の１つの測定端子に、被測定半導
体集積回路の複数の出力回路が電気的に接続されるため
の構成を持つ治具が、プローブカードである半導体集積
回路テストシステム。
【０００８】（手段４）手段１記載の治具において、半
導体集積回路試験装置の１つの測定端子に、被測定半導
体集積回路の複数の出力回路が電気的に接続されるため
の構成を持つ治具が、ソケットボードである半導体集積
回路テストシステム。
導体集積回路試験装置の１つの測定端子に、被測定半導
体集積回路の複数の出力回路が電気的に接続されるため
の構成を持つ治具が、ソケットボードである半導体集積
回路テストシステム。
【０００９】（手段５）手段１記載の治具において、半
導体集積回路試験装置の１つの測定端子に、被測定半導
体集積回路の複数の出力回路が電気的に接続されるため
の構成を持つ治具が、パフォーマンスボードである半導
体集積回路テストシステム。
導体集積回路試験装置の１つの測定端子に、被測定半導
体集積回路の複数の出力回路が電気的に接続されるため
の構成を持つ治具が、パフォーマンスボードである半導
体集積回路テストシステム。
【００１０】
【発明の実施の形態】以下でこの発明の実施の形態を説
明する。
明する。
【００１１】図１は本発明の半導体集積回路テストシス
テムの構成図である。１は被測定半導体集積回路、２は
治具、３は半導体集積回路試験装置である。ここで、被
測定半導体集積回路１はウエハー上に多数形成されたＬ
ＣＤドライバＩＣの１つであるものとする。治具２は、
被測定半導体集積回路１と半導体集積回路試験装置３と
を電気的に接続するもので、例えば、プローブカード、
ソケットボード、パフォーマンスボード、ケーブルなど
が組み合わせて使用される。半導体集積回路試験装置３
は、一般にＬＳＩテスタが使用される。
テムの構成図である。１は被測定半導体集積回路、２は
治具、３は半導体集積回路試験装置である。ここで、被
測定半導体集積回路１はウエハー上に多数形成されたＬ
ＣＤドライバＩＣの１つであるものとする。治具２は、
被測定半導体集積回路１と半導体集積回路試験装置３と
を電気的に接続するもので、例えば、プローブカード、
ソケットボード、パフォーマンスボード、ケーブルなど
が組み合わせて使用される。半導体集積回路試験装置３
は、一般にＬＳＩテスタが使用される。
【００１２】図２は被測定半導体集積回路１と治具２の
構成例である。１１は内部回路、１２、１３、１４、１
５は出力ドライバ、１６、１７、１８、１９はアナログ
スイッチ、２０、２１、２２、２３は出力パッド、２
４、２５は制御端子、２６、２７は治具２の一部である
プローブカードのプローブ部分であり、２本のプローブ
がプローブカード上で接続してある。３１は制御回路、
４１は出力信号選択回路である。出力ドライバ、アナロ
グスイッチ、出力パッドからなる出力回路はここでは４
組しか表していないが、本来はもっと多数、例えば１６
０組程度ある。また、アナログスイッチは出力ドライバ
の出力電流能力以上の電流を流せるものを使用する。
構成例である。１１は内部回路、１２、１３、１４、１
５は出力ドライバ、１６、１７、１８、１９はアナログ
スイッチ、２０、２１、２２、２３は出力パッド、２
４、２５は制御端子、２６、２７は治具２の一部である
プローブカードのプローブ部分であり、２本のプローブ
がプローブカード上で接続してある。３１は制御回路、
４１は出力信号選択回路である。出力ドライバ、アナロ
グスイッチ、出力パッドからなる出力回路はここでは４
組しか表していないが、本来はもっと多数、例えば１６
０組程度ある。また、アナログスイッチは出力ドライバ
の出力電流能力以上の電流を流せるものを使用する。
【００１３】被測定半導体集積回路１の実使用時には制
御端子２４、２５にともに外部からローレベルを入力す
る。するとアナログスイッチは全てオン状態となり、出
力ドライバからの出力信号は全て出力パットに出力され
る。
御端子２４、２５にともに外部からローレベルを入力す
る。するとアナログスイッチは全てオン状態となり、出
力ドライバからの出力信号は全て出力パットに出力され
る。
【００１４】一方、テストは次の手順で行われる。
【００１５】ファンクションテストは、出力信号選択回
路を切り替えながら、２回テストパターンを走らせるこ
とによって行われる。まず制御端子２４をローレベル
に、制御端子２５をハイレベルに設定すると、アナログ
スイッチ１６と１８はオン状態になり、一方アナログス
イッチ１７と１９はオフ状態になる。この状態で、半導
体集積回路テスト装置３から被測定半導体集積回路１の
図には明示されていない入力端子にテストパターンが入
力される。この入力に対応した出力が出力ドライバから
出力されるが、アナログスイッチにより、半導体集積回
路測定装置３の測定端子まで信号が伝わるのは、ドライ
バ１２とドライバ１４の出力だけである。半導体集積回
路測定装置３には被測定半導体集積回路１からの出力の
期待値が用意されているが、この場合はドライバ１２と
１４の出力だけをこの期待値と比較することで、１回目
のファンクションテストが行われる。次に制御端子２４
をハイレベルに、制御端子２５をローレベルに設定する
と、アナログスイッチ１６と１８がオフ状態になり、一
方アナログスイッチ１７と１９はオン状態になる。この
状態で、半導体集積回路テスト装置３から被測定半導体
集積回路１の図には明示されていない入力端子に１回目
と同じテストパターンが入力される。今度は半導体集積
回路測定装置３の測定端子まで信号が伝わるのは、ドラ
イバ１３とドライバ１５の出力だけである。このドライ
バ１３と１５の出力だけを期待値と比較することで、２
回目のファンクションテストが行われる。これで全ての
出力端子からの出力信号を検定することができた。この
ように、半導体集積回路試験装置の測定端子の２倍の数
の出力回路をもつ半導体集積回路であっても、ファンク
ションテストが可能となる。
路を切り替えながら、２回テストパターンを走らせるこ
とによって行われる。まず制御端子２４をローレベル
に、制御端子２５をハイレベルに設定すると、アナログ
スイッチ１６と１８はオン状態になり、一方アナログス
イッチ１７と１９はオフ状態になる。この状態で、半導
体集積回路テスト装置３から被測定半導体集積回路１の
図には明示されていない入力端子にテストパターンが入
力される。この入力に対応した出力が出力ドライバから
出力されるが、アナログスイッチにより、半導体集積回
路測定装置３の測定端子まで信号が伝わるのは、ドライ
バ１２とドライバ１４の出力だけである。半導体集積回
路測定装置３には被測定半導体集積回路１からの出力の
期待値が用意されているが、この場合はドライバ１２と
１４の出力だけをこの期待値と比較することで、１回目
のファンクションテストが行われる。次に制御端子２４
をハイレベルに、制御端子２５をローレベルに設定する
と、アナログスイッチ１６と１８がオフ状態になり、一
方アナログスイッチ１７と１９はオン状態になる。この
状態で、半導体集積回路テスト装置３から被測定半導体
集積回路１の図には明示されていない入力端子に１回目
と同じテストパターンが入力される。今度は半導体集積
回路測定装置３の測定端子まで信号が伝わるのは、ドラ
イバ１３とドライバ１５の出力だけである。このドライ
バ１３と１５の出力だけを期待値と比較することで、２
回目のファンクションテストが行われる。これで全ての
出力端子からの出力信号を検定することができた。この
ように、半導体集積回路試験装置の測定端子の２倍の数
の出力回路をもつ半導体集積回路であっても、ファンク
ションテストが可能となる。
【００１６】また、出力ドライバ能力テスト等のＤＣテ
スト時も同様に、制御端子２４、２５を制御することに
よって、目的とする出力ドライバだけを半導体集積回路
試験装置の測定端子に接続することで、半導体集積回路
試験装置の測定端子の２倍の数の出力回路があってもＤ
Ｃテストが可能となる。
スト時も同様に、制御端子２４、２５を制御することに
よって、目的とする出力ドライバだけを半導体集積回路
試験装置の測定端子に接続することで、半導体集積回路
試験装置の測定端子の２倍の数の出力回路があってもＤ
Ｃテストが可能となる。
【００１７】アナログスイッチは可動部分がないため、
切り替えのための時間が機械的なリレーと比較して極め
て短くて済む。
切り替えのための時間が機械的なリレーと比較して極め
て短くて済む。
【００１８】なお、本発明の実施の形態はあくまでも一
例であり、半導体集積回路試験装置の同一の測定端子に
被測定半導体集積回路の複数の出力回路が電気的に接続
されるための構成を持つ治具はプローブカードだけに限
らず、パフォーマンスボードでも可能であり、また被測
定半導体集積回路１がパッケージに封止されていれば、
ソケットボードでも可能である。
例であり、半導体集積回路試験装置の同一の測定端子に
被測定半導体集積回路の複数の出力回路が電気的に接続
されるための構成を持つ治具はプローブカードだけに限
らず、パフォーマンスボードでも可能であり、また被測
定半導体集積回路１がパッケージに封止されていれば、
ソケットボードでも可能である。
【００１９】また、本発明の実施の形態では、半導体集
積回路試験装置の１つの測定端子に被測定半導体集積回
路１の２つの出力端子を接続しているが、これは３つ以
上の出力端子を接続してもかまわない。この接続数をＮ
とすると、制御回路をＮ回切り替えて１つのテストを行
うことになる。制御回路が本発明の実施の形態と同じ構
成のものであると、制御端子もＮ個必要となり、Ｎが大
きくなると端子数の関係で実現が困難になる。このよう
なときには、例えば制御回路を図３のような構成にし
て、制御端子数を増やさないようにした方が良い。
積回路試験装置の１つの測定端子に被測定半導体集積回
路１の２つの出力端子を接続しているが、これは３つ以
上の出力端子を接続してもかまわない。この接続数をＮ
とすると、制御回路をＮ回切り替えて１つのテストを行
うことになる。制御回路が本発明の実施の形態と同じ構
成のものであると、制御端子もＮ個必要となり、Ｎが大
きくなると端子数の関係で実現が困難になる。このよう
なときには、例えば制御回路を図３のような構成にし
て、制御端子数を増やさないようにした方が良い。
【００２０】
【発明の効果】以上説明したようにこの発明によれば、
このにアナログスイッチを設けて外部からの制御信号に
より複数の出力セルの切り替えを行い、治具上でショー
トさせた被測定半導体集積回路の複数の出力をＬＳＩテ
スタの１つの測定端子に接続し試験することで、治具上
にリレーを設ける必要がなくなるため治具の構造が容易
となり電気的特性が向上する。また少数の測定端子を備
える安価なＬＳＩテスタで多出力端子をもつデバイスの
試験が可能となるため、検査費用のコストダウン、ひい
ては半導体集積回路自体のコストダウンも可能となる。
このにアナログスイッチを設けて外部からの制御信号に
より複数の出力セルの切り替えを行い、治具上でショー
トさせた被測定半導体集積回路の複数の出力をＬＳＩテ
スタの１つの測定端子に接続し試験することで、治具上
にリレーを設ける必要がなくなるため治具の構造が容易
となり電気的特性が向上する。また少数の測定端子を備
える安価なＬＳＩテスタで多出力端子をもつデバイスの
試験が可能となるため、検査費用のコストダウン、ひい
ては半導体集積回路自体のコストダウンも可能となる。
【図１】本発明の半導体集積回路テストシステムの構成
図。
図。
【図２】半導体集積回路と治具の構成例の図。
【図３】半導体集積回路の制御回路の構成例の図。
１ 半導体集積回路 ２ 治具 ３ 半導体集積回路試験装置 １１ 内部回路 １２ 出力ドライバ １３ 出力ドライバ １４ 出力ドライバ １５ 出力ドライバ １６ アナログスイッチ １７ アナログスイッチ １８ アナログスイッチ １９ アナログスイッチ ２０ 出力パッド ２１ 出力パッド ２２ 出力パッド ２３ 出力パッド ２４ 制御信号 ２５ 制御信号 ２６ プローブ ２７ プローブ ３１ 制御回路 ４１ 出力信号選択回路
Claims (5)
- 【請求項１】ａ）半導体集積回路試験装置と被測定半導
体集積回路とこれらを電気的に接続する治具からなる半
導体集積回路テストシステムにおいて、 ｂ）半導体集積回路試験装置の１つの測定端子に、被測
定半導体集積回路の複数の出力回路が電気的に接続する
ための構成を持つ治具を備えることと、 ｃ）半導体集積回路試験装置の１つの測定端子に接続さ
れた被測定半導体集積回路の複数の出力回路のそれぞれ
が、出力ドライバと出力パッドの間に信号の伝達と非伝
達を切り替える出力信号選択回路を備えることと、 ｄ）被測定半導体集積回路が出力信号選択回路を制御す
るための制御回路を備えることを特徴とする半導体集積
回路テストシステム。 - 【請求項２】請求項１記載の出力信号選択回路がアナロ
グスイッチである半導体集積回路テストシステム。 - 【請求項３】請求項１記載の治具において、半導体集積
回路試験装置の１つの測定端子に、被測定半導体集積回
路の複数の出力回路が電気的に接続されるための構成を
持つ治具が、プローブカードである半導体集積回路テス
トシステム。 - 【請求項４】請求項１記載の治具において、半導体集積
回路試験装置の１つの測定端子に、被測定半導体集積回
路の複数の出力回路が電気的に接続されるための構成を
持つ治具が、ソケットボードである半導体集積回路テス
トシステム。 - 【請求項５】請求項１記載の治具において、半導体集積
回路試験装置の１つの測定端子に、被測定半導体集積回
路の複数の出力回路が電気的に接続されるための構成を
持つ治具が、パフォーマンスボードである半導体集積回
路テストシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8203996A JPH1048289A (ja) | 1996-08-01 | 1996-08-01 | 半導体集積回路テストシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8203996A JPH1048289A (ja) | 1996-08-01 | 1996-08-01 | 半導体集積回路テストシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1048289A true JPH1048289A (ja) | 1998-02-20 |
Family
ID=16483056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8203996A Withdrawn JPH1048289A (ja) | 1996-08-01 | 1996-08-01 | 半導体集積回路テストシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1048289A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275055B1 (en) | 1998-12-01 | 2001-08-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| JP2003149297A (ja) * | 2001-11-15 | 2003-05-21 | Yokogawa Electric Corp | Ｉｃテスタ及びｄｕｔカード |
-
1996
- 1996-08-01 JP JP8203996A patent/JPH1048289A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275055B1 (en) | 1998-12-01 | 2001-08-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| JP2003149297A (ja) * | 2001-11-15 | 2003-05-21 | Yokogawa Electric Corp | Ｉｃテスタ及びｄｕｔカード |
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