JPH0784004A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0784004A JPH0784004A JP5225843A JP22584393A JPH0784004A JP H0784004 A JPH0784004 A JP H0784004A JP 5225843 A JP5225843 A JP 5225843A JP 22584393 A JP22584393 A JP 22584393A JP H0784004 A JPH0784004 A JP H0784004A
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- JP
- Japan
- Prior art keywords
- input
- signal
- output
- mode
- mode switching
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は、半導体集積回路のテストの容易化が
図られた半導体集積回路に関し、制御・観測性に関し、
従来の困難性を容易にする。 【構成】複数の入力バッファの入力側とそれぞれ接続さ
れモード切換信号により切換えられる複数の出力バッフ
ァ、上記複数の入力バッファの出力信号をそれぞれ保持
する保持回路および上記モード切換信号入力端子を備え
た。
図られた半導体集積回路に関し、制御・観測性に関し、
従来の困難性を容易にする。 【構成】複数の入力バッファの入力側とそれぞれ接続さ
れモード切換信号により切換えられる複数の出力バッフ
ァ、上記複数の入力バッファの出力信号をそれぞれ保持
する保持回路および上記モード切換信号入力端子を備え
た。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、詳細には、半導体集積回路のテストの容易化が図ら
れた半導体集積回路に関する。
し、詳細には、半導体集積回路のテストの容易化が図ら
れた半導体集積回路に関する。
【０００２】
【従来の技術】従来より半導体集積回路のテストの一環
として、入力バッファに入力信号を印加して半導体集積
回路の内部回路を制御し、また出力バッファからの出力
信号を観測することにより、半導体集積回路の良否を判
断する方法が採られている。さらに、半導体集積回路の
回路試験時に故障検出が困難なノードの、チップ外部か
らの観測、制御性を向上させるために、半導体集積回路
の内部において様々な付加回路が考えられている。
として、入力バッファに入力信号を印加して半導体集積
回路の内部回路を制御し、また出力バッファからの出力
信号を観測することにより、半導体集積回路の良否を判
断する方法が採られている。さらに、半導体集積回路の
回路試験時に故障検出が困難なノードの、チップ外部か
らの観測、制御性を向上させるために、半導体集積回路
の内部において様々な付加回路が考えられている。
【０００３】また、近年の半導体集積回路の高集積化に
伴ない、生産された半導体集積回路の良否を効率よくテ
ストする技術が重要となってきており、半導体集積回路
中に占めるテスト回路の比率がますます大きくなってき
ている。
伴ない、生産された半導体集積回路の良否を効率よくテ
ストする技術が重要となってきており、半導体集積回路
中に占めるテスト回路の比率がますます大きくなってき
ている。
【０００４】
【発明が解決しようとする課題】前述したように、生産
された半導体集積回路を効率よくテストする必要があ
り、このため故障検出が困難なノードの、チップ外部か
らの観測、制御性を向上させる様々な付加回路が考えら
れているが、半導体集積回路に占めるテスト用回路の規
模がますます大きくなることが問題となっている。
された半導体集積回路を効率よくテストする必要があ
り、このため故障検出が困難なノードの、チップ外部か
らの観測、制御性を向上させる様々な付加回路が考えら
れているが、半導体集積回路に占めるテスト用回路の規
模がますます大きくなることが問題となっている。
【０００５】本発明は、上記事情に鑑み、半導体集積回
路の観測性および制御性を向上させテストの容易化が図
られた半導体集積回路を提供することを目的とする。
路の観測性および制御性を向上させテストの容易化が図
られた半導体集積回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路は、複数の入力バッファ、これら複
数の入力バッファの入力側とそれぞれ接続され所定のモ
ードの切換信号により出力側がハイインピーダンス状態
に保持されるモードと入力側の信号を出力側に伝達する
モードとに切り換えられる複数の出力バッファ、上記複
数の入力バッファの出力信号をそれぞれ保持する複数の
保持回路、および上記モード切換信号を入力するモード
切換信号入力端子を備えたことを特徴とするものであ
る。
明の半導体集積回路は、複数の入力バッファ、これら複
数の入力バッファの入力側とそれぞれ接続され所定のモ
ードの切換信号により出力側がハイインピーダンス状態
に保持されるモードと入力側の信号を出力側に伝達する
モードとに切り換えられる複数の出力バッファ、上記複
数の入力バッファの出力信号をそれぞれ保持する複数の
保持回路、および上記モード切換信号を入力するモード
切換信号入力端子を備えたことを特徴とするものであ
る。
【０００７】
【作用】本発明の半導体集積回路は、例えばその半導体
集積回路内部の、従来のテスト回路ではテストが不可能
であったノードを上記入出力バッファおよび保持回路に
接続しモード切換信号入力端子の信号を切り換えること
により、有効なテストを行うことができる。
集積回路内部の、従来のテスト回路ではテストが不可能
であったノードを上記入出力バッファおよび保持回路に
接続しモード切換信号入力端子の信号を切り換えること
により、有効なテストを行うことができる。
【０００８】
【実施例】以下、本発明の一実施例について説明する。
図１は、本発明の一実施例の半導体集積回路の、１つの
入出力バッファを示した図である。この入出力バッファ
１０は、入力バッファ１１，出力バッファ１２およびラ
ッチ１３より構成されている。
図１は、本発明の一実施例の半導体集積回路の、１つの
入出力バッファを示した図である。この入出力バッファ
１０は、入力バッファ１１，出力バッファ１２およびラ
ッチ１３より構成されている。
【０００９】入力バッファ１１の入力側と出力バッファ
１２の出力側は共通のパッド１４に接続されている。ま
た入力バッファ１１の出力側はラッチ１３の入力側と接
続されている。ラッチ１３は、モード切換信号入力端子
１５の信号が‘Ｈ’のときはその立上がりの時点の入力
を保持する。また出力バッファ１２は、モード切換信号
入力端子１５に‘Ｈ’レベルのモード切換入力信号が入
力されると出力バッファ１２の入力側の信号を出力側に
伝達し、入出力バッファ１０は出力モードとなる。モー
ド切換信号入力端子１５に‘Ｌ’レベルのモード切換入
力信号が入力されると、出力バッファ１２はその出力側
がハイインピーダンスとなり、入出力バッファ１０は入
力モードとなる。
１２の出力側は共通のパッド１４に接続されている。ま
た入力バッファ１１の出力側はラッチ１３の入力側と接
続されている。ラッチ１３は、モード切換信号入力端子
１５の信号が‘Ｈ’のときはその立上がりの時点の入力
を保持する。また出力バッファ１２は、モード切換信号
入力端子１５に‘Ｈ’レベルのモード切換入力信号が入
力されると出力バッファ１２の入力側の信号を出力側に
伝達し、入出力バッファ１０は出力モードとなる。モー
ド切換信号入力端子１５に‘Ｌ’レベルのモード切換入
力信号が入力されると、出力バッファ１２はその出力側
がハイインピーダンスとなり、入出力バッファ１０は入
力モードとなる。
【００１０】図２は、図１に示す入出力バッファ２個と
半導体集積回路の内部回路との接続を示す回路図、図３
はそのタイミングチャートである。最初にノードａへの
制御信号の入力方法について入出力バッファ１０ａを参
照して説明する。入出力バッファ１０ａ内のラッチ１３
ａの出力側はマルチプレクサ１６の一方の入力端子
“１”と接続され、マルチプレクサ１６の他方の入力端
子“０”は、内部回路（図示せず）の出力側と接続され
ている。マルチプレクサ１６は、テストイネーブル信号
ＴＥとして‘Ｈ’が入力されるとマルチプレクサ１６の
入力端子“１”の信号を出力し、テストイネーブル信号
ＴＥとして’Ｌ’が入力されるとマルチプレクサ１６の
入力端子“０”の信号を出力する。マルチプレクサ１６
の出力側は、内部回路１７の入力側に接続されている。
テスト時において、テストイネーブル信号ＴＥとして
‘Ｈ’が入力されるとともに、モード切換信号入力端子
１５ａにモード切換入力信号‘Ｌ’が入力されると、出
力バッファ１２ａの出力はハイインピーダンス状態にな
り、入出力バッファ１０ａは入力モードとなる。したが
ってパッド１４ａに入力された信号は、入力バッファ１
１ａ，ラッチ１３ａを経由してマルチプレクサ１６の入
力端子“１”に入力される。テストイネーブル信号ＴＥ
として‘Ｈ’が印加されているのでマルチプレクサ１６
は入力端子“１”の信号を出力し、その信号がノードａ
に入力され内部回路を制御する。
半導体集積回路の内部回路との接続を示す回路図、図３
はそのタイミングチャートである。最初にノードａへの
制御信号の入力方法について入出力バッファ１０ａを参
照して説明する。入出力バッファ１０ａ内のラッチ１３
ａの出力側はマルチプレクサ１６の一方の入力端子
“１”と接続され、マルチプレクサ１６の他方の入力端
子“０”は、内部回路（図示せず）の出力側と接続され
ている。マルチプレクサ１６は、テストイネーブル信号
ＴＥとして‘Ｈ’が入力されるとマルチプレクサ１６の
入力端子“１”の信号を出力し、テストイネーブル信号
ＴＥとして’Ｌ’が入力されるとマルチプレクサ１６の
入力端子“０”の信号を出力する。マルチプレクサ１６
の出力側は、内部回路１７の入力側に接続されている。
テスト時において、テストイネーブル信号ＴＥとして
‘Ｈ’が入力されるとともに、モード切換信号入力端子
１５ａにモード切換入力信号‘Ｌ’が入力されると、出
力バッファ１２ａの出力はハイインピーダンス状態にな
り、入出力バッファ１０ａは入力モードとなる。したが
ってパッド１４ａに入力された信号は、入力バッファ１
１ａ，ラッチ１３ａを経由してマルチプレクサ１６の入
力端子“１”に入力される。テストイネーブル信号ＴＥ
として‘Ｈ’が印加されているのでマルチプレクサ１６
は入力端子“１”の信号を出力し、その信号がノードａ
に入力され内部回路を制御する。
【００１１】図３のタイミングチャートを参照して説明
すると、図３に示すモード切換入力信号ＥＮはモード切
換信号入力端子１５ａに入力される信号であり、このモ
ード切換信号ＥＮが‘Ｌ’レベルのとき、入出力バッフ
ァ１０ａは入力モードとなっている。ここでさらにテス
ト時に、入出力バッファ１０ａを出力モードにする場合
は、モード切換信号入力端子１５ａに‘Ｈ’レベルのモ
ード切換信号ＥＮが入力される。このモード切換信号
‘Ｈ’の立上り時点でラッチ１３ａの入力信号はラッチ
１３ａ内に保持され、出力モードにおいてもノードａに
入力信号を供給し続ける。
すると、図３に示すモード切換入力信号ＥＮはモード切
換信号入力端子１５ａに入力される信号であり、このモ
ード切換信号ＥＮが‘Ｌ’レベルのとき、入出力バッフ
ァ１０ａは入力モードとなっている。ここでさらにテス
ト時に、入出力バッファ１０ａを出力モードにする場合
は、モード切換信号入力端子１５ａに‘Ｈ’レベルのモ
ード切換信号ＥＮが入力される。このモード切換信号
‘Ｈ’の立上り時点でラッチ１３ａの入力信号はラッチ
１３ａ内に保持され、出力モードにおいてもノードａに
入力信号を供給し続ける。
【００１２】次にノードｂの信号の観測の方法について
入出力バッファ１０ｂを参照して説明する。入出力バッ
ファ１０ｂ内の出力バッファ１２ｂの入力側と、内部回
路１７の、従来は観測不可能もしくは困難であったノー
ドｂとが接続されている。テスト時においては、モード
切換信号入力端子１５ｂにモード切換入力信号‘Ｈ’が
入力される。これにより入出力バッファ１０ｂは出力モ
ードとなる。出力バッファ１２ｂに入力されているノー
ドｂの信号は出力バッファ１２ｂを経由してパッド１４
ｂに出力される。このようにして、パッド１４ｂの信号
を確認することによりノードｂの信号を観測できる。
入出力バッファ１０ｂを参照して説明する。入出力バッ
ファ１０ｂ内の出力バッファ１２ｂの入力側と、内部回
路１７の、従来は観測不可能もしくは困難であったノー
ドｂとが接続されている。テスト時においては、モード
切換信号入力端子１５ｂにモード切換入力信号‘Ｈ’が
入力される。これにより入出力バッファ１０ｂは出力モ
ードとなる。出力バッファ１２ｂに入力されているノー
ドｂの信号は出力バッファ１２ｂを経由してパッド１４
ｂに出力される。このようにして、パッド１４ｂの信号
を確認することによりノードｂの信号を観測できる。
【００１３】図３のタイミングチャートを参照して説明
すると、‘Ｈ’レベルのモード切換入力信号ＥＮがモー
ド切換信号入力端子１５ｂに入力されており、入出力バ
ッファ１０ｂは出力モードとなっている。上記のような
接続を行い、テスト時に入出力バッファ１０ａ，１０ｂ
を入力モードおよび出力モードに切換えることによりノ
ードａ，ｂの信号をコントロールもしくはモニタするこ
とができ、これによりテスト時の制御性、可観測性が向
上する。
すると、‘Ｈ’レベルのモード切換入力信号ＥＮがモー
ド切換信号入力端子１５ｂに入力されており、入出力バ
ッファ１０ｂは出力モードとなっている。上記のような
接続を行い、テスト時に入出力バッファ１０ａ，１０ｂ
を入力モードおよび出力モードに切換えることによりノ
ードａ，ｂの信号をコントロールもしくはモニタするこ
とができ、これによりテスト時の制御性、可観測性が向
上する。
【００１４】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、入出力バッファ、保持回路およびモード切換
信号入力端子を備えたものであるため、テストの制御、
観測性の向上を容易に図ることができ、簡単な構成で実
現できるので回路規模の増大を抑えることができる。
積回路は、入出力バッファ、保持回路およびモード切換
信号入力端子を備えたものであるため、テストの制御、
観測性の向上を容易に図ることができ、簡単な構成で実
現できるので回路規模の増大を抑えることができる。
【００１５】又この回路は比較的スペースのある入出力
領域に効率よく配置でき、内部回路を圧迫することも少
ない。
領域に効率よく配置でき、内部回路を圧迫することも少
ない。
【図１】本発明の実施例の半導体集積回路の、１つの入
出力バッファを示した図である。
出力バッファを示した図である。
【図２】図１に示す入出力バッファを複数（この例では
２個）内部回路と接続して構成した回路図である。
２個）内部回路と接続して構成した回路図である。
【図３】図２に示す入出力バッファのタイミングチャー
トである。
トである。
１０，１０ａ，１０ｂ 入出力バッファ １１，１１ａ，１１ｂ 入力バッファ １２，１２ａ，１２ｂ 出力バッファ １３，１３ａ，１３ｂ ラッチ １４，１４ａ，１４ｂ パッド １５，１５ａ，１５ｂ モード切換信号入力端子 １６ マルチプレクサ １７ 内部回路
Claims (1)
- 【請求項１】 複数の入力バッファ、これら複数の入力
バッファの入力側とそれぞれ接続され所定のモードの切
換信号により出力側がハイインピーダンス状態に保持さ
れるモードと入力側の信号を出力側に伝達するモードと
に切り換えられる複数の出力バッファ、前記複数の入力
バッファの出力信号をそれぞれ保持する複数の保持回
路、および前記モード切換信号を入力するモード切換信
号入力端子を備えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225843A JPH0784004A (ja) | 1993-09-10 | 1993-09-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225843A JPH0784004A (ja) | 1993-09-10 | 1993-09-10 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784004A true JPH0784004A (ja) | 1995-03-31 |
Family
ID=16835702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5225843A Pending JPH0784004A (ja) | 1993-09-10 | 1993-09-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784004A (ja) |
-
1993
- 1993-09-10 JP JP5225843A patent/JPH0784004A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991214 |