JPH10246755A - 集積回路装置のテスト回路およびテスト方法 - Google Patents
集積回路装置のテスト回路およびテスト方法Info
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- JPH10246755A JPH10246755A JP9048756A JP4875697A JPH10246755A JP H10246755 A JPH10246755 A JP H10246755A JP 9048756 A JP9048756 A JP 9048756A JP 4875697 A JP4875697 A JP 4875697A JP H10246755 A JPH10246755 A JP H10246755A
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Abstract
(57)【要約】
【課題】 集積回路装置の端子数を増やすことなく、テ
スト時間が長くなるのを可及的に防止する。 【解決手段】 メガセルブロック４０の出力端子とラン
ダムブロック５０の入力端子とを結ぶ経路毎に、第１の
スキャンセル２と、第１のテストモード信号に基づいて
メガセルブロックの出力または第１のスキャンセルの出
力のうちの一方を選択してランダムブロックの入力端子
に送出する第１のマルチプレクサ４と、第２のテストモ
ード信号に基づいて第１のマルチプレクサの出力を選択
して集積回路装置の外部端子に送出する第２のマルチプ
レクサ６と、を備えるとともに、前記ランダムブロック
の出力端子とメガセルブロックの入力端子とを結ぶ経路
毎に、前記第２のテストモード信号に基づいてランダム
ブロックの出力または集積回路装置の外部端子から入力
されるテストデータのうちの一方を選択してメガセルブ
ロックの入力端子に送出する第３のマルチプレクサ８
と、第３のマルチプレクサの出力を受ける第２のスキャ
ンセル１０と、を備えていることを特徴とする。
スト時間が長くなるのを可及的に防止する。 【解決手段】 メガセルブロック４０の出力端子とラン
ダムブロック５０の入力端子とを結ぶ経路毎に、第１の
スキャンセル２と、第１のテストモード信号に基づいて
メガセルブロックの出力または第１のスキャンセルの出
力のうちの一方を選択してランダムブロックの入力端子
に送出する第１のマルチプレクサ４と、第２のテストモ
ード信号に基づいて第１のマルチプレクサの出力を選択
して集積回路装置の外部端子に送出する第２のマルチプ
レクサ６と、を備えるとともに、前記ランダムブロック
の出力端子とメガセルブロックの入力端子とを結ぶ経路
毎に、前記第２のテストモード信号に基づいてランダム
ブロックの出力または集積回路装置の外部端子から入力
されるテストデータのうちの一方を選択してメガセルブ
ロックの入力端子に送出する第３のマルチプレクサ８
と、第３のマルチプレクサの出力を受ける第２のスキャ
ンセル１０と、を備えていることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、メガセルブロック
と、ランダムブロックとを含む集積回路装置をテストを
するための集積回路装置のテスト回路およびテスト方法
に関する。
と、ランダムブロックとを含む集積回路装置をテストを
するための集積回路装置のテスト回路およびテスト方法
に関する。
【０００２】
【従来の技術】従来、メガセルブロックとランダムブロ
ックとを含む集積回路装置のテストを容易化するため
に、図５に示すように、メガセルブロック４０ａ，４０
ｂと、ランダムブロック５０とをテストモード時に切り
離すための分離回路３０が設けられている。なお、ここ
でメガセルブロックとは、既に設計された汎用の回路で
あって、例えばＣＰＵ、メモリ（ＲＡＭ、ＲＯＭ）、乗
算器等である。またランダムブロックとは、製品（集積
回路）に合わせて設計される回路であって、例えばプロ
グラマブルＩ．Ｏ（入出力装置）、シリアルＩ．Ｏ、Ｄ
ＭＡ（Direct Memory Access）コントローラ等である。
ックとを含む集積回路装置のテストを容易化するため
に、図５に示すように、メガセルブロック４０ａ，４０
ｂと、ランダムブロック５０とをテストモード時に切り
離すための分離回路３０が設けられている。なお、ここ
でメガセルブロックとは、既に設計された汎用の回路で
あって、例えばＣＰＵ、メモリ（ＲＡＭ、ＲＯＭ）、乗
算器等である。またランダムブロックとは、製品（集積
回路）に合わせて設計される回路であって、例えばプロ
グラマブルＩ．Ｏ（入出力装置）、シリアルＩ．Ｏ、Ｄ
ＭＡ（Direct Memory Access）コントローラ等である。
【０００３】上述の分離回路としてはスキャン回路また
はマルチプレクサのうちの一方のみが用いられている。
はマルチプレクサのうちの一方のみが用いられている。
【０００４】
【発明が解決しようとする課題】ランダムブロック５０
は端子数が多く、集積回路装置の端子数より多くなるの
が一般的である。このため、マルチプレクサを分離回路
３０として用いた場合には、ランダムブロック５０をテ
ストするために必要になる端子の数が上記集積回路装置
の端子数を超えてしまい、集積回路装置の端子数を増や
さなければならないという問題がある。
は端子数が多く、集積回路装置の端子数より多くなるの
が一般的である。このため、マルチプレクサを分離回路
３０として用いた場合には、ランダムブロック５０をテ
ストするために必要になる端子の数が上記集積回路装置
の端子数を超えてしまい、集積回路装置の端子数を増や
さなければならないという問題がある。
【０００５】また分離回路３０にスキャン回路を用いた
場合には、メガセルブロック４０ａ，４０ｂをテストす
るとき、既存のテストパターンをスキャンパターンに変
換する必要がある。そしてこのスキャンパターンに変換
すると、テストパターンが長くなり、メガセルのテスト
時間が長くなるという問題がある。
場合には、メガセルブロック４０ａ，４０ｂをテストす
るとき、既存のテストパターンをスキャンパターンに変
換する必要がある。そしてこのスキャンパターンに変換
すると、テストパターンが長くなり、メガセルのテスト
時間が長くなるという問題がある。
【０００６】本発明は上記事情を考慮してなされたもの
であって、集積回路装置の端子数を増やすことなく、テ
スト時間が長くなるのを可及的に防止することができ
る、集積回路装置のテスト回路およびテスト方法を提供
することを目的とする。
であって、集積回路装置の端子数を増やすことなく、テ
スト時間が長くなるのを可及的に防止することができ
る、集積回路装置のテスト回路およびテスト方法を提供
することを目的とする。
【０００７】
【課題を解決するための手段】本発明による第１の態様
のテスト回路は、少なくとも１個のメガセルブロック
と、少なくとも１個のランダムブロックとを備えている
集積回路装置をテストするためのテスト回路であって、
前記メガセルブロックの出力端子と前記ランダムブロッ
クの入力端子とを結ぶ経路毎に、第１のスキャンセル
と、第１のテストモード信号に基づいて前記メガセルブ
ロックの出力または前記第１のスキャンセルの出力のう
ちの一方を選択して前記ランダムブロックの前記入力端
子に送出する第１のマルチプレクサと、第２のテストモ
ード信号に基づいて前記第１のマルチプレクサの出力を
選択して前記集積回路装置の外部端子に送出する第２の
マルチプレクサと、を備えるとともに、前記ランダムブ
ロックの出力端子と前記メガセルブロックの入力端子と
を結ぶ経路毎に、前記第２のテストモード信号に基づい
て前記ランダムブロックの出力または前記集積回路装置
の外部端子から入力されるテストデータのうちの一方を
選択して前記メガセルブロックの入力端子に送出する第
３のマルチプレクサと、前記第３のマルチプレクサの出
力を受ける第２のスキャンセルと、を備えていることを
特徴とする。
のテスト回路は、少なくとも１個のメガセルブロック
と、少なくとも１個のランダムブロックとを備えている
集積回路装置をテストするためのテスト回路であって、
前記メガセルブロックの出力端子と前記ランダムブロッ
クの入力端子とを結ぶ経路毎に、第１のスキャンセル
と、第１のテストモード信号に基づいて前記メガセルブ
ロックの出力または前記第１のスキャンセルの出力のう
ちの一方を選択して前記ランダムブロックの前記入力端
子に送出する第１のマルチプレクサと、第２のテストモ
ード信号に基づいて前記第１のマルチプレクサの出力を
選択して前記集積回路装置の外部端子に送出する第２の
マルチプレクサと、を備えるとともに、前記ランダムブ
ロックの出力端子と前記メガセルブロックの入力端子と
を結ぶ経路毎に、前記第２のテストモード信号に基づい
て前記ランダムブロックの出力または前記集積回路装置
の外部端子から入力されるテストデータのうちの一方を
選択して前記メガセルブロックの入力端子に送出する第
３のマルチプレクサと、前記第３のマルチプレクサの出
力を受ける第２のスキャンセルと、を備えていることを
特徴とする。
【０００８】前記第１および第２のスキャンセルは共通
化された同一のスキャンセルであることを特徴とする。
化された同一のスキャンセルであることを特徴とする。
【０００９】また本発明による第２の態様のテスト回路
は、双方向入出力端子を有する少なくとも１個のメガセ
ルブロックと、双方向入出力端子を有する少なくとも１
個のランダムブロックとを備えている集積回路装置をテ
ストするテスト回路であって、前記メガセルブロックの
双方向入出力端子と前記ランダムブロックの双方向入出
力端子とを結ぶ経路に、前記ランダムブロックの双方向
入出力端子からの出力を受けるスキャンセルと、テスト
モード信号に基づいて、前記メガセルブロックの出力ま
たは前記スキャンセルの出力のうちの一方を選択して前
記ランダムブロックの双方向入出力端子に送出するマル
チプレクサと、を備えていることを特徴とする。
は、双方向入出力端子を有する少なくとも１個のメガセ
ルブロックと、双方向入出力端子を有する少なくとも１
個のランダムブロックとを備えている集積回路装置をテ
ストするテスト回路であって、前記メガセルブロックの
双方向入出力端子と前記ランダムブロックの双方向入出
力端子とを結ぶ経路に、前記ランダムブロックの双方向
入出力端子からの出力を受けるスキャンセルと、テスト
モード信号に基づいて、前記メガセルブロックの出力ま
たは前記スキャンセルの出力のうちの一方を選択して前
記ランダムブロックの双方向入出力端子に送出するマル
チプレクサと、を備えていることを特徴とする。
【００１０】また本発明による第３の態様のテスト方法
は、第１の態様のテスト回路を用いて前記集積回路装置
をテストする集積回路装置のテスト方法であって、前記
ランダムブロックをテストする場合には、前記第１およ
び第２のテストモード信号を第１および第２の所定の値
に各々設定し、前記集積回路装置の外部端子を介して前
記第１のスキャンセルにテストデータを送り、前記第１
のテストモード信号を第１の所定の値に設定したことに
よって前記スキャンセルの出力を前記第１のマルチプレ
クサに選択させて前記ランダムブロックに送出し、前記
第２のテストモード信号を第２の所定の値に設定したこ
とによって前記ランダムブロックの出力を前記第３のマ
ルチプレクサに選択させて前記第２のスキャンセルで観
測し、前記メガセルブロックをテストする場合には、前
記第１のテストモード信号を前記第１の所定の値と異な
る第３の所定の値に設定するとともに前記第２のテスト
モード信号を前記第２の所定の値と異なる第４の所定の
値に設定し、前記集積回路装置の外部端子を介してテス
トデータを入力し、前記第２のテストモード信号を前記
第４の所定の値に設定したことにより前記テストデータ
を前記第３のマルチプレクサに選択させて前記メガセル
ブロックに送出し、前記第１のテストモード信号を前記
第３の所定の値に設定したことにより前記メガセルブロ
ックの出力を前記第１のマルチプレクサに選択させ、続
いてこの第１のマルチプレクサの出力を第２のマルチプ
レクサに選択させて前記集積回路装置の外部端子に送出
することを特徴とする。
は、第１の態様のテスト回路を用いて前記集積回路装置
をテストする集積回路装置のテスト方法であって、前記
ランダムブロックをテストする場合には、前記第１およ
び第２のテストモード信号を第１および第２の所定の値
に各々設定し、前記集積回路装置の外部端子を介して前
記第１のスキャンセルにテストデータを送り、前記第１
のテストモード信号を第１の所定の値に設定したことに
よって前記スキャンセルの出力を前記第１のマルチプレ
クサに選択させて前記ランダムブロックに送出し、前記
第２のテストモード信号を第２の所定の値に設定したこ
とによって前記ランダムブロックの出力を前記第３のマ
ルチプレクサに選択させて前記第２のスキャンセルで観
測し、前記メガセルブロックをテストする場合には、前
記第１のテストモード信号を前記第１の所定の値と異な
る第３の所定の値に設定するとともに前記第２のテスト
モード信号を前記第２の所定の値と異なる第４の所定の
値に設定し、前記集積回路装置の外部端子を介してテス
トデータを入力し、前記第２のテストモード信号を前記
第４の所定の値に設定したことにより前記テストデータ
を前記第３のマルチプレクサに選択させて前記メガセル
ブロックに送出し、前記第１のテストモード信号を前記
第３の所定の値に設定したことにより前記メガセルブロ
ックの出力を前記第１のマルチプレクサに選択させ、続
いてこの第１のマルチプレクサの出力を第２のマルチプ
レクサに選択させて前記集積回路装置の外部端子に送出
することを特徴とする。
【００１１】また本発明による第４の態様のテスト方法
は、第２の態様のテスト回路を用いて前記集積回路装置
をテストする集積回路装置のテスト方法であって、前記
ランダムブロックをテストする場合には、前記テストモ
ード信号を第１の所定の値に設定するとともに前記メガ
セルブロックの前記双方向入出力端子の状態をハイイン
ピーダンス状態にし、前記集積回路装置の外部端子を介
してテストデータを前記スキャンセルに供給し、前記テ
ストモード信号が前記第１の所定の値に設定されたこと
により前記マルチプレクサに前記スキャンセルの出力を
選択させて前記ランダムブロックに送出し、続いてこの
ランダムブロックの出力を前記スキャンセルで観測し、
前記メガセルブロックをテストする場合には、前記テス
トモード信号を前記第１の所定の値と異なる第２の所定
の値に設定するとともに前記ランダムブロックの前記双
方向入出力端子の状態をハイインピーダンス状態にし、
前記集積回路装置の外部端子を介してテストデータを前
記メガセルブロックに供給し、このメガセルブロックの
出力を前記外部端子で観測することを特徴とする。
は、第２の態様のテスト回路を用いて前記集積回路装置
をテストする集積回路装置のテスト方法であって、前記
ランダムブロックをテストする場合には、前記テストモ
ード信号を第１の所定の値に設定するとともに前記メガ
セルブロックの前記双方向入出力端子の状態をハイイン
ピーダンス状態にし、前記集積回路装置の外部端子を介
してテストデータを前記スキャンセルに供給し、前記テ
ストモード信号が前記第１の所定の値に設定されたこと
により前記マルチプレクサに前記スキャンセルの出力を
選択させて前記ランダムブロックに送出し、続いてこの
ランダムブロックの出力を前記スキャンセルで観測し、
前記メガセルブロックをテストする場合には、前記テス
トモード信号を前記第１の所定の値と異なる第２の所定
の値に設定するとともに前記ランダムブロックの前記双
方向入出力端子の状態をハイインピーダンス状態にし、
前記集積回路装置の外部端子を介してテストデータを前
記メガセルブロックに供給し、このメガセルブロックの
出力を前記外部端子で観測することを特徴とする。
【００１２】
【発明の実施の形態】本発明による集積回路装置のテス
ト回路の第１の実施の形態の構成を図１に示す。この実
施の形態のテスト回路は、メガセルブロック４０の出力
端からランダムブロック５０の入力端への経路の各々に
は図１（ａ）に示すようにスキャンセル２と、マルチプ
レクサ４，６とを有し、ランダムブロック５０の出力端
からメガセルブロック４０の入力端への経路の各々に
は、図１（ｂ）に示すようにマルチプレクサ８と、スキ
ャンセル１０とを有している。ここでスキャンセルとは
通常時はフリップフロップとして動作し、テストモード
時にはシフトレジスタとして動作するセルを意味してい
る。
ト回路の第１の実施の形態の構成を図１に示す。この実
施の形態のテスト回路は、メガセルブロック４０の出力
端からランダムブロック５０の入力端への経路の各々に
は図１（ａ）に示すようにスキャンセル２と、マルチプ
レクサ４，６とを有し、ランダムブロック５０の出力端
からメガセルブロック４０の入力端への経路の各々に
は、図１（ｂ）に示すようにマルチプレクサ８と、スキ
ャンセル１０とを有している。ここでスキャンセルとは
通常時はフリップフロップとして動作し、テストモード
時にはシフトレジスタとして動作するセルを意味してい
る。
【００１３】なお、テストモード信号ＴＳＴＲ，ＴＳＴ
Ｍは集積回路装置の制御端子を介して外部から入力され
る信号により生成される信号である。
Ｍは集積回路装置の制御端子を介して外部から入力され
る信号により生成される信号である。
【００１４】マルチプレクサ４は、テストモード信号Ｔ
ＳＴＲが“１”の場合にはスキャンセル２の出力を選択
し、テストモード信号ＴＳＴＲが“０”の場合にはメガ
セルブロック４０の出力を選択し、ランダムブロック５
０に供給する。
ＳＴＲが“１”の場合にはスキャンセル２の出力を選択
し、テストモード信号ＴＳＴＲが“０”の場合にはメガ
セルブロック４０の出力を選択し、ランダムブロック５
０に供給する。
【００１５】マルチプレクサ６は、テストモード信号Ｔ
ＳＴＭが“１”の場合にはマルチプレクサ４の出力を選
択し、テストモード信号ＴＳＴＭが“０”の場合には他
のメガセルブロックまたは他のランダムブロックの出力
を選択し、集積回路装置の外部端子に供給する。
ＳＴＭが“１”の場合にはマルチプレクサ４の出力を選
択し、テストモード信号ＴＳＴＭが“０”の場合には他
のメガセルブロックまたは他のランダムブロックの出力
を選択し、集積回路装置の外部端子に供給する。
【００１６】また、マルチプレクサ８はテストモード信
号ＴＳＴＭが“０”の場合には、ランダムブロック５０
の出力を選択し、テストモード信号ＴＳＴＭが“１”の
場合には外部端子から入力される信号を選択し、メガセ
ルブロック４０およびスキャンセル１０に供給する。
号ＴＳＴＭが“０”の場合には、ランダムブロック５０
の出力を選択し、テストモード信号ＴＳＴＭが“１”の
場合には外部端子から入力される信号を選択し、メガセ
ルブロック４０およびスキャンセル１０に供給する。
【００１７】このように構成されたテスト回路の動作を
説明する。まずランダムブロック５０をテストする場合
を説明する。この場合、テストモード信号ＴＳＴＲを
“１”、テストモード信号ＴＳＴＭを“０”に設定す
る。そしてスキャンセル２を用いてテストデータをテス
ト回路に供給する。すると、この供給されたテストデー
タはマルチプレクサ４によって選択され、ランダムブロ
ック５０に送られる（図１（ａ）参照）。そして上記テ
ストデータに応じたランダムブロック５０の出力はマル
チプレクサ８を介してスキャンセル１０に送られる。こ
のためスキャンセル１０によってランダムブロック５０
のテスト出力が観測可能となり、ランダムブロック５０
のテストを行うことができる。
説明する。まずランダムブロック５０をテストする場合
を説明する。この場合、テストモード信号ＴＳＴＲを
“１”、テストモード信号ＴＳＴＭを“０”に設定す
る。そしてスキャンセル２を用いてテストデータをテス
ト回路に供給する。すると、この供給されたテストデー
タはマルチプレクサ４によって選択され、ランダムブロ
ック５０に送られる（図１（ａ）参照）。そして上記テ
ストデータに応じたランダムブロック５０の出力はマル
チプレクサ８を介してスキャンセル１０に送られる。こ
のためスキャンセル１０によってランダムブロック５０
のテスト出力が観測可能となり、ランダムブロック５０
のテストを行うことができる。
【００１８】次にメガセルブロック４０をテストする場
合を説明する。この場合、テストモード信号ＴＳＴＲを
“０”、テストモード信号ＴＳＴＭを“１”に設定す
る。そして外部端子を介してテストデータを入力する。
すると、このテストデータはマルチプレクサ８によって
選択されメガセルブロック４０に送られる。そして上記
テストデータに応じたメガセルブロック４０の出力はマ
ルチプレクサ４およびマルチプレクサ６を介して外部端
子に送出される。したがって、外部端子によってメガセ
ルブロック４０のテスト出力が観測可能となり、メガセ
ルブロック４０のテストを行うことができる。
合を説明する。この場合、テストモード信号ＴＳＴＲを
“０”、テストモード信号ＴＳＴＭを“１”に設定す
る。そして外部端子を介してテストデータを入力する。
すると、このテストデータはマルチプレクサ８によって
選択されメガセルブロック４０に送られる。そして上記
テストデータに応じたメガセルブロック４０の出力はマ
ルチプレクサ４およびマルチプレクサ６を介して外部端
子に送出される。したがって、外部端子によってメガセ
ルブロック４０のテスト出力が観測可能となり、メガセ
ルブロック４０のテストを行うことができる。
【００１９】なお、テストモード信号ＴＳＴＲ，ＴＳＴ
Ｍをともに“０”に設定した場合は、メガセルブロック
４０の出力はマルチプレクサ４を介してランダムブロッ
ク５０に供給され、ランダムブロック５０の出力はマル
チプレクサ８を介してメガセルブロック４０に供給され
る。したがって、この場合は通常のモードになる。
Ｍをともに“０”に設定した場合は、メガセルブロック
４０の出力はマルチプレクサ４を介してランダムブロッ
ク５０に供給され、ランダムブロック５０の出力はマル
チプレクサ８を介してメガセルブロック４０に供給され
る。したがって、この場合は通常のモードになる。
【００２０】なお、各モードとテストモード信号ＴＳＴ
Ｒ，ＴＳＴＭとの関係を図２に示す。
Ｒ，ＴＳＴＭとの関係を図２に示す。
【００２１】以上説明したように本実施例においては、
ランダムブロック５０をテストする場合には、スキャン
セル２を用いてテストデータをテストすべきランダムブ
ロック５０に供給し、ランダムブロック５０からのテス
ト出力をスキャンセル１０を用いて観測する。
ランダムブロック５０をテストする場合には、スキャン
セル２を用いてテストデータをテストすべきランダムブ
ロック５０に供給し、ランダムブロック５０からのテス
ト出力をスキャンセル１０を用いて観測する。
【００２２】このため、ランダムブロック５０をマルチ
プレクサのみを用いてテストする従来の場合に比べてテ
ストに必要な端子数は集積回路装置の端子数を超えるこ
とはない。すなわちテスト専用の端子数を設ける必要が
ない。
プレクサのみを用いてテストする従来の場合に比べてテ
ストに必要な端子数は集積回路装置の端子数を超えるこ
とはない。すなわちテスト専用の端子数を設ける必要が
ない。
【００２３】一方、メガセルブロック４０をテストする
場合には、外部端子から入力されたテストデータを、マ
ルチプレクサ８を介してメガセルブロック４０に供給
し、メガセルブロック４０からのテスト出力をマルチプ
レクサ４，６を介して外部端子に供給し観測することに
より行う。このため、メガセルブロックをスキャン方式
でテストする従来の場合に比べて、テスト時間は長くな
ることがない。
場合には、外部端子から入力されたテストデータを、マ
ルチプレクサ８を介してメガセルブロック４０に供給
し、メガセルブロック４０からのテスト出力をマルチプ
レクサ４，６を介して外部端子に供給し観測することに
より行う。このため、メガセルブロックをスキャン方式
でテストする従来の場合に比べて、テスト時間は長くな
ることがない。
【００２４】次に本発明によるテスト回路の第２の実施
の形態の構成を図３に示す。この第２の実施の形態のテ
スト回路は、図１に示す第１の実施の形態のテスト回路
において、スキャンセル２とスキャンセル１０とを共通
化してスキャンセル１２としたものである。
の形態の構成を図３に示す。この第２の実施の形態のテ
スト回路は、図１に示す第１の実施の形態のテスト回路
において、スキャンセル２とスキャンセル１０とを共通
化してスキャンセル１２としたものである。
【００２５】ランダムブロック５０をテストする場合に
は、スキャンセル１２からのテストデータを、マルチプ
レクサ４を介してランダムブロック５０に供給し、ラン
ダムブロック５０のテスト出力をマルチプレクサ８を介
してスキャンセル１２で観測することにより行う。
は、スキャンセル１２からのテストデータを、マルチプ
レクサ４を介してランダムブロック５０に供給し、ラン
ダムブロック５０のテスト出力をマルチプレクサ８を介
してスキャンセル１２で観測することにより行う。
【００２６】また、メガセルブロック４０をテストする
場合には、外部端子を介して送られてくるテストデータ
をマルチプレクサ８を介してメガセルブロック４０に供
給し、メガセルブロック４０からのテスト出力を、マル
チプレクサ４，６を介して外部端子で観測することによ
り行う。
場合には、外部端子を介して送られてくるテストデータ
をマルチプレクサ８を介してメガセルブロック４０に供
給し、メガセルブロック４０からのテスト出力を、マル
チプレクサ４，６を介して外部端子で観測することによ
り行う。
【００２７】以上の説明から分かるように、この第２の
実施の形態のテスト回路も第１の実施の形態のテスト回
路と同様の効果を奏することは云うまでもない。
実施の形態のテスト回路も第１の実施の形態のテスト回
路と同様の効果を奏することは云うまでもない。
【００２８】また、この第２の実施の形態においては、
スキャンセル１２は、ランダムブロック５０の入力の印
加と、出力の観測に用いるため、第１の実施の形態に比
べて付加回路が少なくて済むというメリットがある。
スキャンセル１２は、ランダムブロック５０の入力の印
加と、出力の観測に用いるため、第１の実施の形態に比
べて付加回路が少なくて済むというメリットがある。
【００２９】次に本発明によるテスト回路の第３の実施
の形態の構成を図４に示す。この第３の実施の形態のテ
スト回路は、メガセルブロック４０の双方向入出力端子
とランダムブロック５０の双方向入出力端子との間の経
路に設けられ、スキャンセル１４と、マルチプレクサ１
６とを備えている。
の形態の構成を図４に示す。この第３の実施の形態のテ
スト回路は、メガセルブロック４０の双方向入出力端子
とランダムブロック５０の双方向入出力端子との間の経
路に設けられ、スキャンセル１４と、マルチプレクサ１
６とを備えている。
【００３０】ランダムブロック５０をテストする場合
は、まずメガセルブロック４０の双方向入出力端子４６
ａ，４６ｂの状態をハイインピーダンスの状態にすると
ともにテストモード信号ＴＳＴＲを“１”にし、スキャ
ンセル１４から出力されるテストデータをマルチプレク
サ１６を介してランダムブロック５０に出力する。そし
てランダムブロック５０の出力をスキャンセル１４で観
測する。
は、まずメガセルブロック４０の双方向入出力端子４６
ａ，４６ｂの状態をハイインピーダンスの状態にすると
ともにテストモード信号ＴＳＴＲを“１”にし、スキャ
ンセル１４から出力されるテストデータをマルチプレク
サ１６を介してランダムブロック５０に出力する。そし
てランダムブロック５０の出力をスキャンセル１４で観
測する。
【００３１】またメガセルブロック４０をテストする場
合は、まずランダムブロック５０の双方向入出力端子５
６ａ，５６ｂの状態をハイインピーダンス状態にすると
ともにテストモード信号ＴＳＴＲを“０”にし、メガセ
ルブロック４０の双方向入出力端子４６ａへのテストデ
ータの印加と、双方向入出力端子４６ｂから出力される
テスト出力の観測とを集積回路装置の外部端子を用いて
行う。
合は、まずランダムブロック５０の双方向入出力端子５
６ａ，５６ｂの状態をハイインピーダンス状態にすると
ともにテストモード信号ＴＳＴＲを“０”にし、メガセ
ルブロック４０の双方向入出力端子４６ａへのテストデ
ータの印加と、双方向入出力端子４６ｂから出力される
テスト出力の観測とを集積回路装置の外部端子を用いて
行う。
【００３２】以上説明したように、この第３の実施の形
態においてもランダムブロック５０のテストにはスキャ
ンセルを用いて行い、メガセルブロック４０のテストに
は外部端子を用いて行う。これにより第１の実施の形態
と同様の効果を奏することは云うまでもない。
態においてもランダムブロック５０のテストにはスキャ
ンセルを用いて行い、メガセルブロック４０のテストに
は外部端子を用いて行う。これにより第１の実施の形態
と同様の効果を奏することは云うまでもない。
【００３３】
【発明の効果】以上述べたように、本発明によれば、集
積回路装置の端子数を増やすことなく、テスト時間が長
くなるのを可及的に防止することができる。
積回路装置の端子数を増やすことなく、テスト時間が長
くなるのを可及的に防止することができる。
【図１】本発明によるテスト回路の第１の実施の形態の
構成を示すブロック図。
構成を示すブロック図。
【図２】テストモード信号と各モードとの関係を示す
表。
表。
【図３】本発明によるテスト回路の第２の実施の形態の
構成を示すブロック図。
構成を示すブロック図。
【図４】本発明によるテスト回路の第３の実施の形態の
構成を示すブロック図。
構成を示すブロック図。
【図５】従来のテスト回路の構成を示すブロック図。
２ スキャンセル ４ マルチプレクサ ６ マルチプレクサ ８ マルチプレクサ １０ スキャンセル １２ スキャンセル １４ スキャンセル １６ マルチプレクサ ４０ メガセルブロック ４０ａ，４０ｂ メガセルブロック ４６ａ，４６ｂ 双方向入出力端子 ５０ ランダムブロック ５６ａ，５６ｂ 双方向入出力端子
Claims (5)
- 【請求項１】少なくとも１個のメガセルブロックと、少
なくとも１個のランダムブロックとを備えている集積回
路装置をテストするためのテスト回路であって、 前記メガセルブロックの出力端子と前記ランダムブロッ
クの入力端子とを結ぶ経路毎に、 第１のスキャンセルと、第１のテストモード信号に基づ
いて前記メガセルブロックの出力または前記第１のスキ
ャンセルの出力のうちの一方を選択して前記ランダムブ
ロックの前記入力端子に送出する第１のマルチプレクサ
と、第２のテストモード信号に基づいて前記第１のマル
チプレクサの出力を選択して前記集積回路装置の外部端
子に送出する第２のマルチプレクサと、を備えるととも
に、 前記ランダムブロックの出力端子と前記メガセルブロッ
クの入力端子とを結ぶ経路毎に、 前記第２のテストモード信号に基づいて前記ランダムブ
ロックの出力または前記集積回路装置の外部端子から入
力されるテストデータのうちの一方を選択して前記メガ
セルブロックの入力端子に送出する第３のマルチプレク
サと、前記第３のマルチプレクサの出力を受ける第２の
スキャンセルと、 を備えていることを特徴とする集積回路装置のテスト回
路。 - 【請求項２】前記第１および第２のスキャンセルは共通
化された同一のスキャンセルであることを特徴とする請
求項１記載の集積回路装置のテスト回路。 - 【請求項３】双方向入出力端子を有する少なくとも１個
のメガセルブロックと、双方向入出力端子を有する少な
くとも１個のランダムブロックとを備えている集積回路
装置をテストするテスト回路であって、 前記メガセルブロックの双方向入出力端子と前記ランダ
ムブロックの双方向入出力端子とを結ぶ経路に、 前記ランダムブロックの双方向入出力端子からの出力を
受けるスキャンセルと、テストモード信号に基づいて前
記メガセルブロックの出力または前記スキャンセルの出
力のうちの一方を選択して前記ランダムブロックの双方
向入出力端子に送出するマルチプレクサと、 を備えていることを特徴とする集積回路装置のテスト回
路。 - 【請求項４】請求項１記載のテスト回路を用いて前記集
積回路装置をテストする集積回路装置のテスト方法であ
って、 前記ランダムブロックをテストする場合には、前記第１
および第２のテストモード信号を第１および第２の所定
の値に各々設定し、前記集積回路装置の外部端子を介し
て前記第１のスキャンセルにテストデータを送り、前記
第１のテストモード信号を第１の所定の値に設定したこ
とによって前記スキャンセルの出力を前記第１のマルチ
プレクサに選択させて前記ランダムブロックに送出し、
前記第２のテストモード信号を第２の所定の値に設定し
たことによって前記ランダムブロックの出力を前記第３
のマルチプレクサに選択させて前記第２のスキャンセル
で観測し、 前記メガセルブロックをテストする場合には、前記第１
のテストモード信号を前記第１の所定の値と異なる第３
の所定の値に設定するとともに前記第２のテストモード
信号を前記第２の所定の値と異なる第４の所定の値に設
定し、前記集積回路装置の外部端子を介してテストデー
タを入力し、前記第２のテストモード信号を前記第４の
所定の値に設定したことにより前記テストデータを前記
第３のマルチプレクサに選択させて前記メガセルブロッ
クに送出し、前記第１のテストモード信号を前記第３の
所定の値に設定したことにより前記メガセルブロックの
出力を前記第１のマルチプレクサに選択させ、続いてこ
の第１のマルチプレクサの出力を第２のマルチプレクサ
に選択させて前記集積回路装置の外部端子に送出するこ
とを特徴とする集積回路装置のテスト方法。 - 【請求項５】請求項３記載のテスト回路を用いて前記集
積回路装置をテストする集積回路装置のテスト方法であ
って、 前記ランダムブロックをテストする場合には、前記テス
トモード信号を第１の所定の値に設定するとともに前記
メガセルブロックの前記双方向入出力端子の状態をハイ
インピーダンス状態にし、前記集積回路装置の外部端子
を介してテストデータを前記スキャンセルに供給し、前
記テストモード信号が前記第１の所定の値に設定された
ことにより前記マルチプレクサに前記スキャンセルの出
力を選択させて前記ランダムブロックに送出し、続いて
このランダムブロックの出力を前記スキャンセルで観測
し、 前記メガセルブロックをテストする場合には、前記テス
トモード信号を前記第１の所定の値と異なる第２の所定
の値に設定するとともに前記ランダムブロックの前記双
方向入出力端子の状態をハイインピーダンス状態にし、
前記集積回路装置の外部端子を介してテストデータを前
記メガセルブロックに供給し、このメガセルブロックの
出力を前記外部端子で観測することを特徴とする集積回
路装置のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04875697A JP3961607B2 (ja) | 1997-03-04 | 1997-03-04 | 集積回路装置のテスト回路およびテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04875697A JP3961607B2 (ja) | 1997-03-04 | 1997-03-04 | 集積回路装置のテスト回路およびテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10246755A true JPH10246755A (ja) | 1998-09-14 |
| JP3961607B2 JP3961607B2 (ja) | 2007-08-22 |
Family
ID=12812133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04875697A Expired - Fee Related JP3961607B2 (ja) | 1997-03-04 | 1997-03-04 | 集積回路装置のテスト回路およびテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3961607B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000073809A1 (fr) * | 1999-05-26 | 2000-12-07 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
| US7299389B2 (en) * | 2003-01-30 | 2007-11-20 | Seiko Epson Corporation | Test circuit, integrated circuit, and test method |
-
1997
- 1997-03-04 JP JP04875697A patent/JP3961607B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000073809A1 (fr) * | 1999-05-26 | 2000-12-07 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
| US7013415B1 (en) | 1999-05-26 | 2006-03-14 | Renesas Technology Corp. | IC with internal interface switch for testability |
| US7299389B2 (en) * | 2003-01-30 | 2007-11-20 | Seiko Epson Corporation | Test circuit, integrated circuit, and test method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3961607B2 (ja) | 2007-08-22 |
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