JPH04138388A - 半導体集積回路およびその制御方法 - Google Patents
半導体集積回路およびその制御方法Info
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- JPH04138388A JPH04138388A JP2261773A JP26177390A JPH04138388A JP H04138388 A JPH04138388 A JP H04138388A JP 2261773 A JP2261773 A JP 2261773A JP 26177390 A JP26177390 A JP 26177390A JP H04138388 A JPH04138388 A JP H04138388A
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- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000000034 method Methods 0.000 title claims description 11
- 238000012360 testing method Methods 0.000 claims abstract description 34
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 238000010276 construction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、複数の論理回路ブロックがバスを介して相互
接続されて構成される大規模な論理ＬＳＩの試験方法を
容易にした半導体集積回路およびその制御方法に関する
。
接続されて構成される大規模な論理ＬＳＩの試験方法を
容易にした半導体集積回路およびその制御方法に関する
。
従来から半導体集積回路はディジタル信号を処理する用
途に広く用いられている。その用途分野が拡大し、要求
される機能が大きくなるにつれ、半導体集積回路に集積
される論理回路の規模も急速に増大している。
途に広く用いられている。その用途分野が拡大し、要求
される機能が大きくなるにつれ、半導体集積回路に集積
される論理回路の規模も急速に増大している。
半導体集積回路は、その製造過程終了後に、所定の機能
・特性を充足しているかどうか試験をする必要があるが
、前述のように論理回路が大規模化してくると、ある１
つの動作をさせるだけでも、非常に多くの入力信号を与
えてやる必要があり、またその組合わせも考慮すると、
さらに多くの入力信号が必要になる。このことは、入力
信号を生成するために試験装置を制御するプログラムを
大規模にし、その作成に多大の人的資源を必要とするば
かりか、半導体集積回路１個あたりの試験に要する時間
も長くなり、結果としてコストアップにつながってしま
う。 この種の問題を解決する手段として、例えばリニアシフ
トレジスタを応用したスキャン方式と呼ばれる回路方式
等があるが、その回路構成方法が複雑であることや、試
験用の入力信号の生成方法が難しいなどの問題があり、
広く実用化されるには至っていないのが実情である。 そこで本発明は上述のような複雑な論理回路の試験を容
易にし、また試験のために付加しなければならない回路
部分をできるだけ少なくしてシリコンの利用効率のよい
半導体集積回路およびその制御方法を提供することを課
題とする。
・特性を充足しているかどうか試験をする必要があるが
、前述のように論理回路が大規模化してくると、ある１
つの動作をさせるだけでも、非常に多くの入力信号を与
えてやる必要があり、またその組合わせも考慮すると、
さらに多くの入力信号が必要になる。このことは、入力
信号を生成するために試験装置を制御するプログラムを
大規模にし、その作成に多大の人的資源を必要とするば
かりか、半導体集積回路１個あたりの試験に要する時間
も長くなり、結果としてコストアップにつながってしま
う。 この種の問題を解決する手段として、例えばリニアシフ
トレジスタを応用したスキャン方式と呼ばれる回路方式
等があるが、その回路構成方法が複雑であることや、試
験用の入力信号の生成方法が難しいなどの問題があり、
広く実用化されるには至っていないのが実情である。 そこで本発明は上述のような複雑な論理回路の試験を容
易にし、また試験のために付加しなければならない回路
部分をできるだけ少なくしてシリコンの利用効率のよい
半導体集積回路およびその制御方法を提供することを課
題とする。
前記の課題を解決するために、本発明の半導体集積回路
は、「複数の論理回路ブロック（１など）が共通のバス
（７など）を介して相互に接続されて構成される半導体
集積回路において、前記の各論理回路ブロックと前記バ
スとの間にそれぞれ設けられ、当該の論理回路ブロック
と前記バスとの間の接続を開閉する入力回路（２など）
と、 同じく前記論理回路ブロックごとに設けられ、当該の前
記入力回路を介して前記バス上のデータを入力し得ると
共に、当該入力回路の前記の開閉および当該論理回路ブ
ロックの動作モードの切換を制御する制御回路（３など
）と、 前記制御回路を制御可能とする制御信号をこの各制御回
路へ一斉に与えるための制御線（８など）とを備えた」
ものとし、 また本発明の制御方法では、前記本発明の半導体集積回
路において、「前記バスへ少なくとも前記論理回路ブロ
ックを指定し試験モードに入るべき旨の試験指令を送信
すると共に、前記制御線へ前記制御信号を送信すること
により、 前記の各制御回路が前記試験指令を読込み、試験対象の
前記論理回路ブロックに対応する制御回路が当該の入力
回路を介し当該の論理回路ブロックを前記バスに接続す
ると共にこの論理回路ブロックの動作モードを試験モー
ドとし、他方、非試験対象の前記論理回路ブロックに対
応する制御回路が当該の入力回路を介し、当該の論理回
路ブロックを前記バスから切離し、以後、試験対象の前
記論理回路ブロックのみが前記バスとの信号授受を行っ
て、自身の試験を行うようにＪするものとする。 なお前記本発明の半導体集積回路またはその制御方法に
おいて「前記入力回路はスイッチあるいはラッチ回路か
らなる」ようにする。
は、「複数の論理回路ブロック（１など）が共通のバス
（７など）を介して相互に接続されて構成される半導体
集積回路において、前記の各論理回路ブロックと前記バ
スとの間にそれぞれ設けられ、当該の論理回路ブロック
と前記バスとの間の接続を開閉する入力回路（２など）
と、 同じく前記論理回路ブロックごとに設けられ、当該の前
記入力回路を介して前記バス上のデータを入力し得ると
共に、当該入力回路の前記の開閉および当該論理回路ブ
ロックの動作モードの切換を制御する制御回路（３など
）と、 前記制御回路を制御可能とする制御信号をこの各制御回
路へ一斉に与えるための制御線（８など）とを備えた」
ものとし、 また本発明の制御方法では、前記本発明の半導体集積回
路において、「前記バスへ少なくとも前記論理回路ブロ
ックを指定し試験モードに入るべき旨の試験指令を送信
すると共に、前記制御線へ前記制御信号を送信すること
により、 前記の各制御回路が前記試験指令を読込み、試験対象の
前記論理回路ブロックに対応する制御回路が当該の入力
回路を介し当該の論理回路ブロックを前記バスに接続す
ると共にこの論理回路ブロックの動作モードを試験モー
ドとし、他方、非試験対象の前記論理回路ブロックに対
応する制御回路が当該の入力回路を介し、当該の論理回
路ブロックを前記バスから切離し、以後、試験対象の前
記論理回路ブロックのみが前記バスとの信号授受を行っ
て、自身の試験を行うようにＪするものとする。 なお前記本発明の半導体集積回路またはその制御方法に
おいて「前記入力回路はスイッチあるいはラッチ回路か
らなる」ようにする。
複数の論理回路ブロックがバスを介して相互に接続され
る構成の半導体集積回路において、このバスから個々の
論理回路ブロックが入力信号を受けとる部分にスイッチ
またはラッチ回路からなる入力回路と、その制御回路と
を設け、個々の論理回路ブロック毎に試験を行えるよう
にしたものである。 集積回路、特にディジタル信号を扱う論理集積回路では
、例えば算術論理演算回路２乗算器、あるいはシフタ回
路といったある１つの論理機能を持ったブロックが複数
組合わされて構成されることが多い。また、これらの論
理回路ブロックに対するいわゆるデータの入出力は、バ
スと呼ばれる各論理回路ブロックが共通に使用する信号
線を介して行われることが多い。 本発明ではこの点に着目し、個々の論理回路ブロックに
共通に接続される上記バスを用い、ここから特定の論理
回路ブロックを試験可能な状態にするための信号および
その論理回路プロ・ツクの機能を確認するための人力信
号を供給する方式とした。 すなわち、まず全ての論理回路ブロックは一斉にそれが
接続されているバスから信号を受取り、その信号から自
分が試験対象であるかどうかを判断し、試験対象となっ
ていれば、さらに入力信号を受取りそれを処理するよう
に動作し、あるいは試験対象となっていなければその後
は、例えばバスとの信号線をハイインピーダンス状態に
したり、動作基準となるクロック信号などの制御線を切
離して停止状態になるように動作させる。複雑な論理集
積回路の場合、このバスは４本、８本あるいは１６本ま
たはそれ以上になることが多い。すなわち例えば４本の
バスであっても、そこから供給できる信号の組合わせは
２’＝１６通り有り、１６個の論理回路ブロックまで対
応することができる。
る構成の半導体集積回路において、このバスから個々の
論理回路ブロックが入力信号を受けとる部分にスイッチ
またはラッチ回路からなる入力回路と、その制御回路と
を設け、個々の論理回路ブロック毎に試験を行えるよう
にしたものである。 集積回路、特にディジタル信号を扱う論理集積回路では
、例えば算術論理演算回路２乗算器、あるいはシフタ回
路といったある１つの論理機能を持ったブロックが複数
組合わされて構成されることが多い。また、これらの論
理回路ブロックに対するいわゆるデータの入出力は、バ
スと呼ばれる各論理回路ブロックが共通に使用する信号
線を介して行われることが多い。 本発明ではこの点に着目し、個々の論理回路ブロックに
共通に接続される上記バスを用い、ここから特定の論理
回路ブロックを試験可能な状態にするための信号および
その論理回路プロ・ツクの機能を確認するための人力信
号を供給する方式とした。 すなわち、まず全ての論理回路ブロックは一斉にそれが
接続されているバスから信号を受取り、その信号から自
分が試験対象であるかどうかを判断し、試験対象となっ
ていれば、さらに入力信号を受取りそれを処理するよう
に動作し、あるいは試験対象となっていなければその後
は、例えばバスとの信号線をハイインピーダンス状態に
したり、動作基準となるクロック信号などの制御線を切
離して停止状態になるように動作させる。複雑な論理集
積回路の場合、このバスは４本、８本あるいは１６本ま
たはそれ以上になることが多い。すなわち例えば４本の
バスであっても、そこから供給できる信号の組合わせは
２’＝１６通り有り、１６個の論理回路ブロックまで対
応することができる。
以下、図を用いて本発明の詳細な説明する。
第１図は本発明の半導体集積回路の構成の実施例を示す
ブロック図である。本図では、ｎ個の論理回路ブロック
１ （１−１〜１−ｎ）がバス７で相互接続されて構成
される場合の第１番目の論理回路ブロック１−１の部分
、および第ｎ番目の論理回路ブロック１−ｎの部分のみ
を図示している。 なお２ （１−１〜２−ｎ）はそれぞれ論理回路ブロッ
ク１−１〜１−ｎに対応して設けられ、次に述べる当該
の制御回路３の指令に基づいて当該の論理回路ブロック
１とバス７との接続を開閉する。 ３ （１−１〜３−ｎ）は同じくそれぞれ論理回路ブロ
ック１−１〜１−ｎに対応して設けられ、信号線３ａを
介し当該の入力回路２に対する上述の開閉制御を行った
り、信号線３ｂを介し当該の論理回路ブロック１に対す
る通常動作モード／試験モードのモード切換等の簡単な
制御を行う。 ８は各制御回路３−１〜３−ｎと制御端子９とを結ぶ制
御線で、各制御回路３の動作を可能とする信号を伝える
。 次に第１図の半導体集積回路の試験時の動作を説明する
。制御信号端子９より入力される制御信号は制御線８に
より、全ての論理回路ブロック１の入力回路２を制御す
る制御回路３−１〜３−ｎに供給される。この制御信号
により全ての制御回路３−１〜３−ｎは対応する入力回
路２および信号線３ａを介し、−斉にバス７よりのデー
タを受取る。このデータをもとに制御回路３は自分が管
理すべき論理回路ブロック１が試験対象となるかどうか
を決定し、それに応じてバス７と当該の入力回路２との
間、あるいは当該の入力回路２と当該の論理回路ブロッ
クｌとの間の信号線を試験対象となった場合は接続し、
試験対象でない場合は切離す。または同時に少なくとも
試験対象となった論理回路ブロックｌの制御回路３は信
号線３ｂを介し当該論理回路ブロック１の動作モードを
試験モードに切換える。この制御回路３は、例えば最も
簡単にはデコーダ回路により構成することができる。ま
た、入力回路２は単純には、制御回路３の信号によりバ
ス７と論理回路ブロック１との間を接続したり切離した
りするためのスイッチで構成することができる。また必
要に応じてラッチ回路で構成することもできる。 さて、試験対象に設定された論理回路ブロック１はバス
７から試験用の入力信号を受取り動作した後に、その結
果をバス７に返すが、この際の入力信号は、例えばＬＳ
Ｉテスタなどの試験装置から供給され、また論理回路ブ
ロック１からバス７への出力信号も同様の装置で観測す
ることができる。用途によってはこの入力信号を発生し
たり、出力信号を観測する回路を集積回路内に取込むの
が有効な場合もある。 第１図の半導体集積回路を以上の試験モードから通常動
作モードへ復帰させる場合は、この復帰を示すデータを
バス７に与えると共に制御端子９に制御信号を与える。 これにより全ての制御回路３−１〜３−ｎは対応する入
力回路２および信号線３ａを介しバス７のデータを読み
、少なくとも非試験対象であった論理回路ブロック１の
制御回路３は信号線３ａを介し当該論理回路ブロック１
とバス７との間の信号線を接続し、また少なくとも試験
対象であった論理回路ブロック１の制御回路３は信号線
３ｂを介し当該論理回路ブロック１を通常動作モードに
復帰させる。
ブロック図である。本図では、ｎ個の論理回路ブロック
１ （１−１〜１−ｎ）がバス７で相互接続されて構成
される場合の第１番目の論理回路ブロック１−１の部分
、および第ｎ番目の論理回路ブロック１−ｎの部分のみ
を図示している。 なお２ （１−１〜２−ｎ）はそれぞれ論理回路ブロッ
ク１−１〜１−ｎに対応して設けられ、次に述べる当該
の制御回路３の指令に基づいて当該の論理回路ブロック
１とバス７との接続を開閉する。 ３ （１−１〜３−ｎ）は同じくそれぞれ論理回路ブロ
ック１−１〜１−ｎに対応して設けられ、信号線３ａを
介し当該の入力回路２に対する上述の開閉制御を行った
り、信号線３ｂを介し当該の論理回路ブロック１に対す
る通常動作モード／試験モードのモード切換等の簡単な
制御を行う。 ８は各制御回路３−１〜３−ｎと制御端子９とを結ぶ制
御線で、各制御回路３の動作を可能とする信号を伝える
。 次に第１図の半導体集積回路の試験時の動作を説明する
。制御信号端子９より入力される制御信号は制御線８に
より、全ての論理回路ブロック１の入力回路２を制御す
る制御回路３−１〜３−ｎに供給される。この制御信号
により全ての制御回路３−１〜３−ｎは対応する入力回
路２および信号線３ａを介し、−斉にバス７よりのデー
タを受取る。このデータをもとに制御回路３は自分が管
理すべき論理回路ブロック１が試験対象となるかどうか
を決定し、それに応じてバス７と当該の入力回路２との
間、あるいは当該の入力回路２と当該の論理回路ブロッ
クｌとの間の信号線を試験対象となった場合は接続し、
試験対象でない場合は切離す。または同時に少なくとも
試験対象となった論理回路ブロックｌの制御回路３は信
号線３ｂを介し当該論理回路ブロック１の動作モードを
試験モードに切換える。この制御回路３は、例えば最も
簡単にはデコーダ回路により構成することができる。ま
た、入力回路２は単純には、制御回路３の信号によりバ
ス７と論理回路ブロック１との間を接続したり切離した
りするためのスイッチで構成することができる。また必
要に応じてラッチ回路で構成することもできる。 さて、試験対象に設定された論理回路ブロック１はバス
７から試験用の入力信号を受取り動作した後に、その結
果をバス７に返すが、この際の入力信号は、例えばＬＳ
Ｉテスタなどの試験装置から供給され、また論理回路ブ
ロック１からバス７への出力信号も同様の装置で観測す
ることができる。用途によってはこの入力信号を発生し
たり、出力信号を観測する回路を集積回路内に取込むの
が有効な場合もある。 第１図の半導体集積回路を以上の試験モードから通常動
作モードへ復帰させる場合は、この復帰を示すデータを
バス７に与えると共に制御端子９に制御信号を与える。 これにより全ての制御回路３−１〜３−ｎは対応する入
力回路２および信号線３ａを介しバス７のデータを読み
、少なくとも非試験対象であった論理回路ブロック１の
制御回路３は信号線３ａを介し当該論理回路ブロック１
とバス７との間の信号線を接続し、また少なくとも試験
対象であった論理回路ブロック１の制御回路３は信号線
３ｂを介し当該論理回路ブロック１を通常動作モードに
復帰させる。
【発明の効果】
以上の記載のとおり、本発明では、バス７を介して複数
の論理回路ブロック１が接続されている集積回路におい
て、各論理回路ブロック１とバス７との間の接続を制御
する制御回路３を設ける構成としたので、特定の論理回
路ブロック１のみを選択して、バス７との接続を行うこ
とができ、このバス７から当該ブロック１のみに信号を
送ることができるようになる。 これにより、集積回路の試験に際し、特定の論理回路ブ
ロック１毎に試験を行うことができ、Ｉ。 Ｓｌテスタ等で必要となるテストプログラムの作成が容
易になる。
の論理回路ブロック１が接続されている集積回路におい
て、各論理回路ブロック１とバス７との間の接続を制御
する制御回路３を設ける構成としたので、特定の論理回
路ブロック１のみを選択して、バス７との接続を行うこ
とができ、このバス７から当該ブロック１のみに信号を
送ることができるようになる。 これにより、集積回路の試験に際し、特定の論理回路ブ
ロック１毎に試験を行うことができ、Ｉ。 Ｓｌテスタ等で必要となるテストプログラムの作成が容
易になる。
第１図は本発明の一実施例としての構成を示すブロック
回路図である。
回路図である。
Claims (1)
- 【特許請求の範囲】 １）複数の論理回路ブロックが共通のバスを介して相互
に接続されて構成される半導体集積回路において、 前記の各論理回路ブロックと前記バスとの間にそれぞれ
設けられ、当該の論理回路ブロックと前記バスとの間の
接続を開閉する入力回路と、同じく前記論理回路ブロッ
クごとに設けられ、当該の前記入力回路を介して前記バ
ス上のデータを入力し得ると共に、当該入力回路の前記
の開閉および当該論理回路ブロックの動作モードの切換
を制御する制御回路と、 前記制御回路を制御可能とする制御信号をこの各制御回
路へ一斉に与えるための制御線とを備えたことを特徴と
する半導体集積回路。 ２）複数の論理回路ブロックが共通のバスを介して相互
に接続されて構成される半導体集積回路であって、 前記の各論理回路ブロックと前記バスとの間にそれぞれ
設けられ、当該の論理回路ブロックと前記バスとの間の
接続を開閉する入力回路と、同じく前記論理回路ブロッ
クごとに設けられ、当該の前記入力回路を介して前記バ
ス上のデータを入力し得ると共に、当該入力回路の前記
の開閉および当該論理回路ブロックの動作モードの切換
を制御する制御回路と、 前記制御回路を制御可能とする制御信号をこの各制御回
路へ一斉に与えるための制御線とを備えた半導体集積回
路において、 前記バスへ少なくとも前記論理回路ブロックを指定し試
験モードに入るべき旨の試験指令を送信すると共に、前
記制御線へ前記制御信号を送信することにより、 前記の各制御回路が前記試験指令を読込み、試験対象の
前記論理回路ブロックに対応する制御回路が当該の入力
回路を介し当該の論理回路ブロックを前記バスに接続す
ると共にこの論理回路ブロックの動作モードを試験モー
ドとし、他方、非試験対象の前記論理回路ブロックに対
応する制御回路が当該の入力回路を介し、当該の論理回
路ブロックを前記バスから切離し、以後、試験対象の前
記論理回路ブロックのみが前記バスとの信号授受を行っ
て、自身の試験を行うようにしたことを特徴とする半導
体集積回路の制御方法。 ３）特許請求の範囲第１項に記載の半導体集積回路にお
いて、前記入力回路はスイッチあるいはラッチ回路から
なることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2261773A JPH04138388A (ja) | 1990-09-29 | 1990-09-29 | 半導体集積回路およびその制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2261773A JPH04138388A (ja) | 1990-09-29 | 1990-09-29 | 半導体集積回路およびその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04138388A true JPH04138388A (ja) | 1992-05-12 |
Family
ID=17366499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2261773A Pending JPH04138388A (ja) | 1990-09-29 | 1990-09-29 | 半導体集積回路およびその制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04138388A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6701473B2 (en) | 2000-01-26 | 2004-03-02 | Infineon Technologies Ag | Electrical circuit and method for testing a circuit component of the electrical circuit |
-
1990
- 1990-09-29 JP JP2261773A patent/JPH04138388A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6701473B2 (en) | 2000-01-26 | 2004-03-02 | Infineon Technologies Ag | Electrical circuit and method for testing a circuit component of the electrical circuit |
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