JP2001004714A - 集積回路のテスト端子共用化方法および方式 - Google Patents
集積回路のテスト端子共用化方法および方式Info
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- JP2001004714A JP2001004714A JP11176224A JP17622499A JP2001004714A JP 2001004714 A JP2001004714 A JP 2001004714A JP 11176224 A JP11176224 A JP 11176224A JP 17622499 A JP17622499 A JP 17622499A JP 2001004714 A JP2001004714 A JP 2001004714A
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Abstract
(57)【要約】
【課題】集積回路の内部回路の数多くの信号を限られた
テスト端子に出力する際に、観測したい多くの信号を選
択しテスト端子に出力させことにより、テスト端子を共
有化することにある。 【解決手段】ＦＰＧＡ１内部回路のパルチプレクサ回路
１２の入力に制御回路１１からの任意の信号を接続し、
マルチプレクサ回路１２の出力であるテスト出力信号１
３６を出力端子に接続する。マルチプレクサ回路１２は
入力端子に入力される制御信号１３１〜１３３により制
御され、ＦＰＧＡ内部回路の任意の信号がテスト端子に
出力される。
テスト端子に出力する際に、観測したい多くの信号を選
択しテスト端子に出力させことにより、テスト端子を共
有化することにある。 【解決手段】ＦＰＧＡ１内部回路のパルチプレクサ回路
１２の入力に制御回路１１からの任意の信号を接続し、
マルチプレクサ回路１２の出力であるテスト出力信号１
３６を出力端子に接続する。マルチプレクサ回路１２は
入力端子に入力される制御信号１３１〜１３３により制
御され、ＦＰＧＡ内部回路の任意の信号がテスト端子に
出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、大規模集積回路に
関し、特に大規模集積回路を使ったシステム上での動作
中における集積回路のテスト端子共有化方式に関する。
関し、特に大規模集積回路を使ったシステム上での動作
中における集積回路のテスト端子共有化方式に関する。
【０００２】
【従来の技術】ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍ
ｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）は内部に数万ゲー
トに相当する回路を実現できるが、ＦＰＧＡの開発時に
ＦＰＧＡを組み込んだシステム上での動作状態における
ＦＰＧＡ内部回路の動作確認を行う場合、そのままでは
内部の信号を確認することはできない。そこで、ＦＰＧ
Ａ内部回路の確認したい信号を外部に出力端子に出力す
る方法がとられている。すなわち、従来の集積回路にお
ける信号を観測するには、確認したい信号をそのまま出
力するようにしていた。
ｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）は内部に数万ゲー
トに相当する回路を実現できるが、ＦＰＧＡの開発時に
ＦＰＧＡを組み込んだシステム上での動作状態における
ＦＰＧＡ内部回路の動作確認を行う場合、そのままでは
内部の信号を確認することはできない。そこで、ＦＰＧ
Ａ内部回路の確認したい信号を外部に出力端子に出力す
る方法がとられている。すなわち、従来の集積回路にお
ける信号を観測するには、確認したい信号をそのまま出
力するようにしていた。
【０００３】図１０は、従来の集積回路使用中に特定の
信号を観測する場合に使用されるブロック図である。図
１０を参照すると、制御回路３１は、信号群３４を通し
て他の回路（図示していない、ＦＰＧＡ３の外部回路）
の制御のやり取りを行う。テスト信号３３は、観測した
い信号であって出力端子に出力されている。出力された
信号Ａ〜Ｈを観測する。すなわち、確認したい信号は、
ＦＰＧＡとして未使用の端子に出力させることとなる。
信号を観測する場合に使用されるブロック図である。図
１０を参照すると、制御回路３１は、信号群３４を通し
て他の回路（図示していない、ＦＰＧＡ３の外部回路）
の制御のやり取りを行う。テスト信号３３は、観測した
い信号であって出力端子に出力されている。出力された
信号Ａ〜Ｈを観測する。すなわち、確認したい信号は、
ＦＰＧＡとして未使用の端子に出力させることとなる。
【０００４】
【発明が解決しようとする課題】しかしながら、ＦＰＧ
Ａのような大規模集積回路には、端子の数が限られてお
り、更に、確認したい信号は、未使用端子をテスト端子
として出力させることになるため、観測したい信号が未
使用端子の数を上回ると全ての信号を観測することがで
きない。すなわち、集積回路の動作状態における内部の
確認したい信号の数が多ければ、数多くのテスト端子が
必要となるが、ＦＰＧＡには、端子の数が制限されてい
るため、観測したい信号を出力することができないとい
う問題点がある。
Ａのような大規模集積回路には、端子の数が限られてお
り、更に、確認したい信号は、未使用端子をテスト端子
として出力させることになるため、観測したい信号が未
使用端子の数を上回ると全ての信号を観測することがで
きない。すなわち、集積回路の動作状態における内部の
確認したい信号の数が多ければ、数多くのテスト端子が
必要となるが、ＦＰＧＡには、端子の数が制限されてい
るため、観測したい信号を出力することができないとい
う問題点がある。
【０００５】また、この端子の数を超える信号を確認す
るのは不可能であるため、それまで使用していた他のテ
スト端子の信号を止めて、そこに新たに信号を出力させ
ることとなる。すなわち、これを達成するためには、大
規模集積回路の内部回路の配線を開発環境上で再配線す
る必要があり、その度に時間がかかるという問題点が発
生する。
るのは不可能であるため、それまで使用していた他のテ
スト端子の信号を止めて、そこに新たに信号を出力させ
ることとなる。すなわち、これを達成するためには、大
規模集積回路の内部回路の配線を開発環境上で再配線す
る必要があり、その度に時間がかかるという問題点が発
生する。
【０００６】本発明の目的は、上記問題点を鑑みて、集
積回路の内部回路の数多くの信号を限られたテスト端子
に出力する際に、観測したい多くの信号を選択しテスト
端子に出力させことにより、テスト端子を共有化するこ
とにある。
積回路の内部回路の数多くの信号を限られたテスト端子
に出力する際に、観測したい多くの信号を選択しテスト
端子に出力させことにより、テスト端子を共有化するこ
とにある。
【０００７】更に、本発明の他の目的は、通常時に使用
される集積回路の動作中に、影響を与えることなく、観
測したい信号を少ないテスト端子を使用して観測できる
ことにある。
される集積回路の動作中に、影響を与えることなく、観
測したい信号を少ないテスト端子を使用して観測できる
ことにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の集積回路のテスト端子共用化方法は、周
辺回路と動作中の集積回路の内部の任意の信号をテスト
端子に出力する際に、数種類の前記任意の信号をマルチ
プレクサ回路で切り換えてテスト端子に出力することを
特徴としている。
めに、本発明の集積回路のテスト端子共用化方法は、周
辺回路と動作中の集積回路の内部の任意の信号をテスト
端子に出力する際に、数種類の前記任意の信号をマルチ
プレクサ回路で切り換えてテスト端子に出力することを
特徴としている。
【０００９】更に、前記テスト端子の数より多い前記任
意の信号を出力することを特徴としている。
意の信号を出力することを特徴としている。
【００１０】また、本発明の集積回路のテスト端子共用
化方式は、テスト入力端子とテスト出力端子とを有した
集積回路と、前記集積回路と接続した複数の周辺回路と
を備え、前記集積回路と前記複数の周辺回路とのデータ
のやり取りまたは制御動作中に、複数の前記テスト入力
端子に入力される入力信号の論理値の組合せを変えるこ
とにより前記集積回路の内部回路の複数の信号を選択し
前記テスト出力端子に出力することを特徴としている。
化方式は、テスト入力端子とテスト出力端子とを有した
集積回路と、前記集積回路と接続した複数の周辺回路と
を備え、前記集積回路と前記複数の周辺回路とのデータ
のやり取りまたは制御動作中に、複数の前記テスト入力
端子に入力される入力信号の論理値の組合せを変えるこ
とにより前記集積回路の内部回路の複数の信号を選択し
前記テスト出力端子に出力することを特徴としている。
【００１１】また、本発明の集積回路のテスト端子共用
化方式は、複数のテスト入力端子と、テスト出力端子と
を有した集積回路を備え、前記複数のテスト入力端子
は、シリアルにデータを入力するデータ入力端子と、ク
ロック信号を入力するクロック入力端子とを含み、前記
集積回路が周辺回路と動作中に、前記データ入力端子か
らのデータを前記クロック信号により１ビットずつ順々
に格納する格納手段と、前記格納手段で格納された内容
により前記集積回路の内部の複数の任意の信号を選択し
前記テスト出力端子に出力する出力手段とを有すること
を特徴としている。
化方式は、複数のテスト入力端子と、テスト出力端子と
を有した集積回路を備え、前記複数のテスト入力端子
は、シリアルにデータを入力するデータ入力端子と、ク
ロック信号を入力するクロック入力端子とを含み、前記
集積回路が周辺回路と動作中に、前記データ入力端子か
らのデータを前記クロック信号により１ビットずつ順々
に格納する格納手段と、前記格納手段で格納された内容
により前記集積回路の内部の複数の任意の信号を選択し
前記テスト出力端子に出力する出力手段とを有すること
を特徴としている。
【００１２】また、本発明の集積回路のテスト端子共用
化方式は、複数のテスト入力端子と、テスト出力端子と
を有した集積回路を備え、前記複数のテスト入力端子
は、シリアルにデータを入力するデータ入力端子と、ク
ロック信号を入力するクロック入力端子と、ラッチ信号
を入力するラッチ入力端子とを含み、前記集積回路が周
辺回路と動作中に、前記データ入力端子からのデータを
前記クロック信号により１ビットずつ順々に格納する格
納手段と、前記格納手段で格納した内容を前記ラッチ信
号によりラッチされるラッチ手段と、前記ラッチ手段で
ラッチした内容により前記集積回路の内部の複数の任意
の信号を選択し前記テスト出力端子に出力する出力手段
とを有することを特徴としている。
化方式は、複数のテスト入力端子と、テスト出力端子と
を有した集積回路を備え、前記複数のテスト入力端子
は、シリアルにデータを入力するデータ入力端子と、ク
ロック信号を入力するクロック入力端子と、ラッチ信号
を入力するラッチ入力端子とを含み、前記集積回路が周
辺回路と動作中に、前記データ入力端子からのデータを
前記クロック信号により１ビットずつ順々に格納する格
納手段と、前記格納手段で格納した内容を前記ラッチ信
号によりラッチされるラッチ手段と、前記ラッチ手段で
ラッチした内容により前記集積回路の内部の複数の任意
の信号を選択し前記テスト出力端子に出力する出力手段
とを有することを特徴としている。
【００１３】更に、上記集積回路のテスト端子共用化方
式には、前記複数の入力端子に入力するテスト入力信号
を制御し前記テスト出力端子から出力される出力信号を
観測する観測手段を有していることを特徴している。
式には、前記複数の入力端子に入力するテスト入力信号
を制御し前記テスト出力端子から出力される出力信号を
観測する観測手段を有していることを特徴している。
【００１４】更に、上記集積回路のテスト端子共用化方
式には、前記集積回路と前記周辺回路とのやり取りにお
ける信号と同期を取ることにより前記複数の入力端子に
入力するテスト入力信号を制御し前記テスト出力端子を
観測する観測手段を有していることを特徴としている。
式には、前記集積回路と前記周辺回路とのやり取りにお
ける信号と同期を取ることにより前記複数の入力端子に
入力するテスト入力信号を制御し前記テスト出力端子を
観測する観測手段を有していることを特徴としている。
【００１５】
【発明の実施の形態】先ず、本発明の作用について説明
する。ＦＰＧＡ内部回路の任意の信号は、マルチプレク
サ回路によってテスト端子に出力される。テスト端子に
出力する信号は、マルチプレクサ回路にＦＰＧＡの外部
から入力される信号を制御することにより選択すること
ができる。そのため、ＦＰＧＡのテスト端子に出力する
信号を変更する度に行っていた開発環境上の再配線の作
業が無くなり、ＦＰＧＡのテスト端子に出力する信号の
変更が素早くできる。更に、マルチプレクサ回路の制御
によりテスト端子に出力できる信号の数を増増やすこと
ができるため、通常動作中の信号に影響なく、ＦＰＧＡ
の内部回路のより多くの信号をテスト端子に出力できる
とともに、ＦＰＧＡの内部回路のより細かい動作確認が
できる。
する。ＦＰＧＡ内部回路の任意の信号は、マルチプレク
サ回路によってテスト端子に出力される。テスト端子に
出力する信号は、マルチプレクサ回路にＦＰＧＡの外部
から入力される信号を制御することにより選択すること
ができる。そのため、ＦＰＧＡのテスト端子に出力する
信号を変更する度に行っていた開発環境上の再配線の作
業が無くなり、ＦＰＧＡのテスト端子に出力する信号の
変更が素早くできる。更に、マルチプレクサ回路の制御
によりテスト端子に出力できる信号の数を増増やすこと
ができるため、通常動作中の信号に影響なく、ＦＰＧＡ
の内部回路のより多くの信号をテスト端子に出力できる
とともに、ＦＰＧＡの内部回路のより細かい動作確認が
できる。
【００１６】次に、本発明の第１の実施の形態について
図面を参照して説明する。図１を参照すると、本発明の
第１の実施の形態例は、集積回路であるＦＰＧＡの内部
の構成を示したＦＰＧＡ１で構成される。ＦＰＧＡ１
は、通常動作時に動作する制御回路１１と、制御回路１
１の通常の動作で使用されるいくつかの信号線からなる
信号群１４と、ＦＰＧＡ内部すなわち制御回路１１で発
生する任意の信号が入力されたマルチプレクサ回路１２
と、マルチプレクサ回路１２に接続されたテスト信号１
３とから構成される。テスト信号１３は、出力端子（Ｆ
ＰＧＡにおける未使用端子を振り分ける）に接続されて
いる信号線に発生するテスト出力信号１３６と、入力端
子（ＦＰＧＡにおける未使用端子を振り分ける）に接続
されている信号線に発生する制御信号１３１〜１３３と
を含んでいる。すなわち、上記の入力端子と出力端子と
は、ＦＰＧＡ１のテスト端子となる。信号群１４は、Ｆ
ＰＧＡ１を使う場合に、一般的に使用されている他の回
路（例えば、メモリ回路、Ｉ／Ｏインタフェース回路、
周辺装置等の周辺回路）と接続され時に使用されるいく
つかの信号線上の信号を意味し、バス（アドレス、デー
タ）、データ信号、制御信号、クロック信号等を含む。
また、信号Ａ〜Ｈは、制御回路１１から任意に選び出し
た信号（本発明の実施の形態の一例としては、テスタを
使って測定したい信号）で、全てマルチプレクサ回路１
２の入力信号となり、制御回路１１の動作には影響を与
えない。
図面を参照して説明する。図１を参照すると、本発明の
第１の実施の形態例は、集積回路であるＦＰＧＡの内部
の構成を示したＦＰＧＡ１で構成される。ＦＰＧＡ１
は、通常動作時に動作する制御回路１１と、制御回路１
１の通常の動作で使用されるいくつかの信号線からなる
信号群１４と、ＦＰＧＡ内部すなわち制御回路１１で発
生する任意の信号が入力されたマルチプレクサ回路１２
と、マルチプレクサ回路１２に接続されたテスト信号１
３とから構成される。テスト信号１３は、出力端子（Ｆ
ＰＧＡにおける未使用端子を振り分ける）に接続されて
いる信号線に発生するテスト出力信号１３６と、入力端
子（ＦＰＧＡにおける未使用端子を振り分ける）に接続
されている信号線に発生する制御信号１３１〜１３３と
を含んでいる。すなわち、上記の入力端子と出力端子と
は、ＦＰＧＡ１のテスト端子となる。信号群１４は、Ｆ
ＰＧＡ１を使う場合に、一般的に使用されている他の回
路（例えば、メモリ回路、Ｉ／Ｏインタフェース回路、
周辺装置等の周辺回路）と接続され時に使用されるいく
つかの信号線上の信号を意味し、バス（アドレス、デー
タ）、データ信号、制御信号、クロック信号等を含む。
また、信号Ａ〜Ｈは、制御回路１１から任意に選び出し
た信号（本発明の実施の形態の一例としては、テスタを
使って測定したい信号）で、全てマルチプレクサ回路１
２の入力信号となり、制御回路１１の動作には影響を与
えない。
【００１７】図２は、図１のＦＰＧＡ１が周辺装置の制
御回路として製造され、それを使用した場合のシステム
のブロック図である。図２を参照すると、装置５と、周
辺装置６と、テスタ７と、インタフェース信号群５１２
と、テスト信号１３（図１中のテスト信号と同じ）とか
ら構成される。装置５は、プログラム制御を行うプロセ
ッサ５１と、プロセッサ５１の動作に必要なプログラム
が格納されている記憶部５２と、プロセッサ５１と周辺
装置６とのやり取りの制御を行うＦＰＧＡ１と、プロセ
ッサ５１と記憶部５２とＦＰＧＡ１とを接続しているバ
ス５１１とから構成される。この場合の図１の信号群１
４は、図２のバス５１１とインタフェース信号群５１２
とを含む。
御回路として製造され、それを使用した場合のシステム
のブロック図である。図２を参照すると、装置５と、周
辺装置６と、テスタ７と、インタフェース信号群５１２
と、テスト信号１３（図１中のテスト信号と同じ）とか
ら構成される。装置５は、プログラム制御を行うプロセ
ッサ５１と、プロセッサ５１の動作に必要なプログラム
が格納されている記憶部５２と、プロセッサ５１と周辺
装置６とのやり取りの制御を行うＦＰＧＡ１と、プロセ
ッサ５１と記憶部５２とＦＰＧＡ１とを接続しているバ
ス５１１とから構成される。この場合の図１の信号群１
４は、図２のバス５１１とインタフェース信号群５１２
とを含む。
【００１８】図３は、図１のＦＰＧＡ１が周辺装置の制
御回路として製造され、それを使用した場合の図２と違
うもう一方のシステムのブロック図である。図３を参照
すると、図２とほぼ同じ構成で、違う点は、バス５１１
をテスタ７に接続している点である。すなわち、バス５
１１の信号（バスクロックでバスのデータをテスタ７側
でサンプリングできるようになっている）も観測できる
ようにした点が図２と食い違っている。
御回路として製造され、それを使用した場合の図２と違
うもう一方のシステムのブロック図である。図３を参照
すると、図２とほぼ同じ構成で、違う点は、バス５１１
をテスタ７に接続している点である。すなわち、バス５
１１の信号（バスクロックでバスのデータをテスタ７側
でサンプリングできるようになっている）も観測できる
ようにした点が図２と食い違っている。
【００１９】図４は、図１のマルチプレクサ回路１２が
制御信号１３１〜１３３を入力とし、テスト出力信号１
３６を出力とするときに動作するときの真理値表を示
す。図４中の「Ｌ」は論理値「０」を意味し、「Ｈ」
は、論理値「１」を意味する。
制御信号１３１〜１３３を入力とし、テスト出力信号１
３６を出力とするときに動作するときの真理値表を示
す。図４中の「Ｌ」は論理値「０」を意味し、「Ｈ」
は、論理値「１」を意味する。
【００２０】次に、図１，図２，および図４を参照して
本発明の第１の実施の形態の動作について説明する。
今、装置５は、記憶部５１１に格納されたプログラムを
実行することにより、ＦＰＧＡ１を介して周辺装置６と
のやり取りを行っている。この動作中における図１の信
号Ａ〜Ｈの状態をテスタ７を使って観測したいとする。
本発明の第１の実施の形態の動作について説明する。
今、装置５は、記憶部５１１に格納されたプログラムを
実行することにより、ＦＰＧＡ１を介して周辺装置６と
のやり取りを行っている。この動作中における図１の信
号Ａ〜Ｈの状態をテスタ７を使って観測したいとする。
【００２１】すると、テスタ７が制御信号１３１〜１３
３の論理値を図４の真理値表に従って、変えていくこと
により、ＦＰＧＡ１の観測したい信号をテスト出力信号
１３６として取り出す動作を行う。すなわち、ＦＰＧＡ
１の内部の８種類の信号を外部の制御信号３本で制御
し、１本のテスト端子を共用していることになる。ま
た、制御信号１３１〜１３３をどのような論理値にして
も、制御回路１１の出力信号である信号Ａ〜Ｈを抽出し
ているだけなので、制御回路１１に影響を与えないこと
は明らかである。
３の論理値を図４の真理値表に従って、変えていくこと
により、ＦＰＧＡ１の観測したい信号をテスト出力信号
１３６として取り出す動作を行う。すなわち、ＦＰＧＡ
１の内部の８種類の信号を外部の制御信号３本で制御
し、１本のテスト端子を共用していることになる。ま
た、制御信号１３１〜１３３をどのような論理値にして
も、制御回路１１の出力信号である信号Ａ〜Ｈを抽出し
ているだけなので、制御回路１１に影響を与えないこと
は明らかである。
【００２２】また、上記説明において、テスタ７を用い
て、制御信号１３１〜１３３を制御を行ったが、マニュ
アルで制御信号１３１〜１３３を０クランプまたは１ク
ランプすることでも達成することが明らかである。
て、制御信号１３１〜１３３を制御を行ったが、マニュ
アルで制御信号１３１〜１３３を０クランプまたは１ク
ランプすることでも達成することが明らかである。
【００２３】次に、図１，図３，および図４を参照し
て、本発明のもう一方の第１の実施の形態の動作につい
て説明する。今、装置５は、記憶部５１１に格納された
プログラムを実行することにより、ＦＰＧＡ１を介して
周辺装置６とのやり取りを行っている。この動作中にお
ける図１の信号Ａ〜Ｈの状態をテスタ７を使って観測し
たいとする。
て、本発明のもう一方の第１の実施の形態の動作につい
て説明する。今、装置５は、記憶部５１１に格納された
プログラムを実行することにより、ＦＰＧＡ１を介して
周辺装置６とのやり取りを行っている。この動作中にお
ける図１の信号Ａ〜Ｈの状態をテスタ７を使って観測し
たいとする。
【００２４】すると、テスタ７がバス５１１に乗ってい
るデータをバスクロックで拾い上げそのデータを観測し
ながら、制御線の制御信号１３１〜１３３の論理値を図
３の真理値表に従って、変えていくことにより、観測し
たい信号をテスト出力信号１３６として取り出す動作を
行う。すなわち、装置５の条件に従って、装置５に同期
させながら観測したい信号をＦＰＧＡの内部の８種類の
信号を外部の制御信号３本で制御し、１本のテスト端子
に出力させ観測することになる。すなわち、制御信号ｎ
本で１つの出力端子に出力する場合は、（２のｎ乗）本
の観測信号がとれることになる。また、制御信号１３１
〜１３３をどのような論理値にしても、制御回路の出力
信号である信号Ａ〜Ｈを抽出しているので、制御回路１
１に影響を与えないことは明らかである。
るデータをバスクロックで拾い上げそのデータを観測し
ながら、制御線の制御信号１３１〜１３３の論理値を図
３の真理値表に従って、変えていくことにより、観測し
たい信号をテスト出力信号１３６として取り出す動作を
行う。すなわち、装置５の条件に従って、装置５に同期
させながら観測したい信号をＦＰＧＡの内部の８種類の
信号を外部の制御信号３本で制御し、１本のテスト端子
に出力させ観測することになる。すなわち、制御信号ｎ
本で１つの出力端子に出力する場合は、（２のｎ乗）本
の観測信号がとれることになる。また、制御信号１３１
〜１３３をどのような論理値にしても、制御回路の出力
信号である信号Ａ〜Ｈを抽出しているので、制御回路１
１に影響を与えないことは明らかである。
【００２５】次に、本発明の第２の実施の形態について
図面を参照して説明する。図５を参照すると、本発明の
第２の実施の形態例は、集積回路であるＦＰＧＡの内部
の構成を示したＦＰＧＡ２で構成される。ＦＰＧＡ２
は、通常動作時に動作する制御回路２１と、制御回路２
１の通常の動作で使用されるいくつかの信号からなる信
号線群２４と、ＦＰＧＡ内部すなわち制御回路２１で発
生する任意の信号が入力されたマルチプレクサ回路２２
と、ラッチ回路付きのシフトレジスタ２５と、マルチプ
レクサ回路２２とシフトレジスタ２５とに接続されたテ
スト信号２３と、シフトレジスタ２５の出力であるａ信
号２５１，ｂ信号２５２，ｃ信号２５３とから構成され
る。テスト信号２３は、出力端子（ＦＰＧＡにおける未
使用端子を振り分ける）に接続されている信号であるテ
スト出力信号２３６と、入力端子（ＦＰＧＡにおける未
使用端子を振り分ける）に接続されている信号である制
御信号２３１、制御クロック信号２３２，およびラッチ
信号２３３とを含んでいる。すなわち、上記の入力端子
と出力端子とは、ＦＰＧＡ１のテスト端子となる。信号
群２４は、ＦＰＧＡ２を使う場合に、一般的に使用され
ている他の回路（例えば、メモリ回路、Ｉ／Ｏインタフ
ェース回路、周辺装置等の周辺回路）と接続され時に使
用されるいくつかの信号線上の信号を意味し、バス（ア
ドレス、データ）、データ信号、制御信号、クロック信
号等を含む。また、信号Ａ〜Ｈは、制御回路２１から任
意に選び出した信号（本発明の実施の形態の一例として
は、テスタを使って測定したい信号）で、全てマルチプ
レクサ回路２２の入力信号となり、制御回路２１の動作
には影響を与えない。
図面を参照して説明する。図５を参照すると、本発明の
第２の実施の形態例は、集積回路であるＦＰＧＡの内部
の構成を示したＦＰＧＡ２で構成される。ＦＰＧＡ２
は、通常動作時に動作する制御回路２１と、制御回路２
１の通常の動作で使用されるいくつかの信号からなる信
号線群２４と、ＦＰＧＡ内部すなわち制御回路２１で発
生する任意の信号が入力されたマルチプレクサ回路２２
と、ラッチ回路付きのシフトレジスタ２５と、マルチプ
レクサ回路２２とシフトレジスタ２５とに接続されたテ
スト信号２３と、シフトレジスタ２５の出力であるａ信
号２５１，ｂ信号２５２，ｃ信号２５３とから構成され
る。テスト信号２３は、出力端子（ＦＰＧＡにおける未
使用端子を振り分ける）に接続されている信号であるテ
スト出力信号２３６と、入力端子（ＦＰＧＡにおける未
使用端子を振り分ける）に接続されている信号である制
御信号２３１、制御クロック信号２３２，およびラッチ
信号２３３とを含んでいる。すなわち、上記の入力端子
と出力端子とは、ＦＰＧＡ１のテスト端子となる。信号
群２４は、ＦＰＧＡ２を使う場合に、一般的に使用され
ている他の回路（例えば、メモリ回路、Ｉ／Ｏインタフ
ェース回路、周辺装置等の周辺回路）と接続され時に使
用されるいくつかの信号線上の信号を意味し、バス（ア
ドレス、データ）、データ信号、制御信号、クロック信
号等を含む。また、信号Ａ〜Ｈは、制御回路２１から任
意に選び出した信号（本発明の実施の形態の一例として
は、テスタを使って測定したい信号）で、全てマルチプ
レクサ回路２２の入力信号となり、制御回路２１の動作
には影響を与えない。
【００２６】図６は、図５のＦＰＧＡ２が周辺装置の制
御回路として製造され、それを使用した場合のシステム
のブロック図である。図６を参照すると、装置８と、周
辺装置６と、テスタ９と、インタフェース信号群８１２
と、テスト信号２３（図５中のテスト信号と同じ）とか
ら構成される。装置８は、プログラム制御を行うプロセ
ッサ８１と、プロセッサ８１の動作に必要なプログラム
が格納されている記憶部８２と、プロセッサ８１と周辺
装置６とのやり取りの制御を行うＦＰＧＡ２と、プロセ
ッサ８１と記憶部８２とＦＰＧＡ２とを接続しているバ
ス８１１とから構成される。この場合の図５の信号線群
２４は、図６のバス８１１とインタフェース信号群８１
２とを含む。
御回路として製造され、それを使用した場合のシステム
のブロック図である。図６を参照すると、装置８と、周
辺装置６と、テスタ９と、インタフェース信号群８１２
と、テスト信号２３（図５中のテスト信号と同じ）とか
ら構成される。装置８は、プログラム制御を行うプロセ
ッサ８１と、プロセッサ８１の動作に必要なプログラム
が格納されている記憶部８２と、プロセッサ８１と周辺
装置６とのやり取りの制御を行うＦＰＧＡ２と、プロセ
ッサ８１と記憶部８２とＦＰＧＡ２とを接続しているバ
ス８１１とから構成される。この場合の図５の信号線群
２４は、図６のバス８１１とインタフェース信号群８１
２とを含む。
【００２７】図７は、図５のＦＰＧＡ２が周辺装置の制
御回路として製造し、それを使用した場合の図６と違う
もう一方のシステムのブロック図である。図７を参照す
ると、図６とほぼ同じ構成で、違う点は、バス８１１を
テスタ９に接続されている点である。すなわち、バス８
１１の信号（バスクロックでバスのデータをテスタ９側
でサンプリングするようにしてある）も観測できるよう
にした点が図６と食い違っている。
御回路として製造し、それを使用した場合の図６と違う
もう一方のシステムのブロック図である。図７を参照す
ると、図６とほぼ同じ構成で、違う点は、バス８１１を
テスタ９に接続されている点である。すなわち、バス８
１１の信号（バスクロックでバスのデータをテスタ９側
でサンプリングするようにしてある）も観測できるよう
にした点が図６と食い違っている。
【００２８】図８は、マルチプレクサ回路２２がａ信号
２５１，ｂ信号２５２，ｃ信号２５３を入力とし、テス
ト出力信号２３６を出力とするときに動作するときの真
理値表を示す。図４中の「Ｌ」は論理値「０」を意味
し、「Ｈ」は、論理値「１」を意味する。
２５１，ｂ信号２５２，ｃ信号２５３を入力とし、テス
ト出力信号２３６を出力とするときに動作するときの真
理値表を示す。図４中の「Ｌ」は論理値「０」を意味
し、「Ｈ」は、論理値「１」を意味する。
【００２９】次に、図５，図６，図８，および図９を参
照して本発明の第２の実施の形態の動作について説明す
る。今、装置８は、記憶部８１１に格納されたプログラ
ムを実行することにより、ＦＰＧＡ２を介して周辺装置
６とのやり取りを行っている。この動作中における図５
の信号Ａ〜Ｈの状態をテスタ９を使って観測したいとす
る。
照して本発明の第２の実施の形態の動作について説明す
る。今、装置８は、記憶部８１１に格納されたプログラ
ムを実行することにより、ＦＰＧＡ２を介して周辺装置
６とのやり取りを行っている。この動作中における図５
の信号Ａ〜Ｈの状態をテスタ９を使って観測したいとす
る。
【００３０】すると、テスタ９から制御クロック信号２
３２と制御クロック信号の立ち下がりに同期して変化す
る制御信号２３１をＤ０，Ｄ１，Ｄ２の順でシリアルに
入力し、図９のようにシフトレジスタ２５のシフトレジ
スタ部には、入力したＤ０，Ｄ１，Ｄ２が順次格納さ
れ、制御信号２３１の周期に同期したラッチ信号（Ｄ２
入力後に発生）を入力することにより、シフトレジスタ
２５内部のラッチ回路にラッチされる。すると、シフト
レジスタ２５の出力線上にのるａ信号２５１，ｂ信号２
５２，ｃ信号２５３が発生される。テスタ９側では、ラ
ッチ信号２３３の発生直後にテスト出力信号２３６を観
測する。このとき、Ｄ０，Ｄ１，Ｄ２の値を変化させて
いくことにより、目標とする信号をテスト出力信号２３
６を介して観測することができる。すなわち、Ｄ０，Ｄ
１，Ｄ２の値が、ａ信号２５１，ｂ信号２５２，ｃ信号
２５３と同等になり、テスタ７がａ信号２５１，ｂ信号
２５２，ｃ信号２５３に入力する論理値を図８の真理値
表に従って、変えていくことにより、観測したい信号を
テスト出力２３６に取り出せる動作を行う。このこと
で、ＦＰＧＡの内部の８種類の信号を外部の制御信号３
本で制御し、１本のテスト端子を共用していることにな
る。また、ａ信号２５１，ｂ信号２５２，ｃ信号２５３
をどのような論理値にしたとしても、制御回路の出力信
号である信号Ａ〜Ｈを抽出しているので、制御回路２１
に影響を与えないことは明らかである。
３２と制御クロック信号の立ち下がりに同期して変化す
る制御信号２３１をＤ０，Ｄ１，Ｄ２の順でシリアルに
入力し、図９のようにシフトレジスタ２５のシフトレジ
スタ部には、入力したＤ０，Ｄ１，Ｄ２が順次格納さ
れ、制御信号２３１の周期に同期したラッチ信号（Ｄ２
入力後に発生）を入力することにより、シフトレジスタ
２５内部のラッチ回路にラッチされる。すると、シフト
レジスタ２５の出力線上にのるａ信号２５１，ｂ信号２
５２，ｃ信号２５３が発生される。テスタ９側では、ラ
ッチ信号２３３の発生直後にテスト出力信号２３６を観
測する。このとき、Ｄ０，Ｄ１，Ｄ２の値を変化させて
いくことにより、目標とする信号をテスト出力信号２３
６を介して観測することができる。すなわち、Ｄ０，Ｄ
１，Ｄ２の値が、ａ信号２５１，ｂ信号２５２，ｃ信号
２５３と同等になり、テスタ７がａ信号２５１，ｂ信号
２５２，ｃ信号２５３に入力する論理値を図８の真理値
表に従って、変えていくことにより、観測したい信号を
テスト出力２３６に取り出せる動作を行う。このこと
で、ＦＰＧＡの内部の８種類の信号を外部の制御信号３
本で制御し、１本のテスト端子を共用していることにな
る。また、ａ信号２５１，ｂ信号２５２，ｃ信号２５３
をどのような論理値にしたとしても、制御回路の出力信
号である信号Ａ〜Ｈを抽出しているので、制御回路２１
に影響を与えないことは明らかである。
【００３１】次に、図５，図７，図８，および図９を参
照して、本発明のもう一方の第２の実施の形態の動作に
ついて説明する。今、装置８は、記憶部８１１に格納さ
れたプログラムを実行することにより、ＦＰＧＡ２を介
して周辺装置６とのやり取りを行っている。この動作中
における図５の信号Ａ〜Ｈの状態をテスタ９を使って観
測したいとする。
照して、本発明のもう一方の第２の実施の形態の動作に
ついて説明する。今、装置８は、記憶部８１１に格納さ
れたプログラムを実行することにより、ＦＰＧＡ２を介
して周辺装置６とのやり取りを行っている。この動作中
における図５の信号Ａ〜Ｈの状態をテスタ９を使って観
測したいとする。
【００３２】すると、テスタ９がバス８１１に乗ってい
るデータをバスクロックで拾い上げそのデータを観測し
ながら、制御線上の制御信号２３１をＤ０，Ｄ１，Ｄ２
の順にシリアルに入力していくと、図９のようにシフト
レジスタ２５のシフトレジスタ部には、制御クロック信
号２３２により入力したＤ０，Ｄ１，Ｄ２が順次格納さ
れ、制御信号２３１の周期に同期したラッチ信号（Ｄ２
入力後に発生）を入力することにより、シフトレジスタ
２５内部のラッチ回路にラッチされる。すると、シフト
レジスタ２５の出力であるａ信号２５１，ｂ信号２５
２，ｃ信号２５３が発生される。テスタ９側では、ラッ
チ信号２３３の発生直後にテスト出力信号２３６を観測
する。
るデータをバスクロックで拾い上げそのデータを観測し
ながら、制御線上の制御信号２３１をＤ０，Ｄ１，Ｄ２
の順にシリアルに入力していくと、図９のようにシフト
レジスタ２５のシフトレジスタ部には、制御クロック信
号２３２により入力したＤ０，Ｄ１，Ｄ２が順次格納さ
れ、制御信号２３１の周期に同期したラッチ信号（Ｄ２
入力後に発生）を入力することにより、シフトレジスタ
２５内部のラッチ回路にラッチされる。すると、シフト
レジスタ２５の出力であるａ信号２５１，ｂ信号２５
２，ｃ信号２５３が発生される。テスタ９側では、ラッ
チ信号２３３の発生直後にテスト出力信号２３６を観測
する。
【００３３】すなわち、図８の真理値表に従って、シフ
トレジスタ２５の出力信号であるａ信号２５１，ｂ信号
２５２，ｃ信号２５３を変えていくことになり、観測し
たい信号をテスト出力信号１３６として取り出す動作を
行う。このようにして、装置８の条件に従って、装置８
に同期させながら観測したい信号をＦＰＧＡの内部の８
種類の信号を外部の制御信号３本で制御し、１本のテス
ト端子に出力させ観測することになる。また、ａ信号２
５１，ｂ信号２５２，ｃ信号２５３をどのような論理値
にしたとしても、制御回路の出力信号である信号Ａ〜Ｈ
を抽出しているので、制御回路１１に影響を与えないこ
とは明らかである。
トレジスタ２５の出力信号であるａ信号２５１，ｂ信号
２５２，ｃ信号２５３を変えていくことになり、観測し
たい信号をテスト出力信号１３６として取り出す動作を
行う。このようにして、装置８の条件に従って、装置８
に同期させながら観測したい信号をＦＰＧＡの内部の８
種類の信号を外部の制御信号３本で制御し、１本のテス
ト端子に出力させ観測することになる。また、ａ信号２
５１，ｂ信号２５２，ｃ信号２５３をどのような論理値
にしたとしても、制御回路の出力信号である信号Ａ〜Ｈ
を抽出しているので、制御回路１１に影響を与えないこ
とは明らかである。
【００３４】以上、第２の実施の形態例において、８信
号の内１つの信号を観測するようにしたが、観測したい
信号がたくさんある場合、シリアルデータで入力するこ
とでシフトレジスタの出力信号を増やすことができるの
で、最低４本の信号（出力信号１本、入力信号３本）で
済むことができる。また、ラッチ付きのシフトレジスタ
２５を用いて説明したが、ラッチ付きでないシフトレジ
スタ２５を用いることでも本発明は容易に達成できる。
この場合の動作として、ラッチ信号２３３の入力信号は
必要なく、シフトレジスタに制御クロック信号２３２を
よりデータをシフトしながら入れていくことになるが、
そのシフトレジスタ２５の出力信号であるａ信号２５
１，ｂ信号２５２，ｃ信号２５３がシフト的に変わるだ
けで、テスタ９が入力データ（制御信号２３１）と同期
を取ることで（Ｄ２を入力後したときに）テスト出力信
号２３６を観測すればよい。従って、ラッチ付きのシフ
トレジスタと比較した場合、テスト端子は１端子減らす
ことができる。
号の内１つの信号を観測するようにしたが、観測したい
信号がたくさんある場合、シリアルデータで入力するこ
とでシフトレジスタの出力信号を増やすことができるの
で、最低４本の信号（出力信号１本、入力信号３本）で
済むことができる。また、ラッチ付きのシフトレジスタ
２５を用いて説明したが、ラッチ付きでないシフトレジ
スタ２５を用いることでも本発明は容易に達成できる。
この場合の動作として、ラッチ信号２３３の入力信号は
必要なく、シフトレジスタに制御クロック信号２３２を
よりデータをシフトしながら入れていくことになるが、
そのシフトレジスタ２５の出力信号であるａ信号２５
１，ｂ信号２５２，ｃ信号２５３がシフト的に変わるだ
けで、テスタ９が入力データ（制御信号２３１）と同期
を取ることで（Ｄ２を入力後したときに）テスト出力信
号２３６を観測すればよい。従って、ラッチ付きのシフ
トレジスタと比較した場合、テスト端子は１端子減らす
ことができる。
【００３５】以上の説明では、出力端子を１つとした
が、マルチプレクサを複数に分けて複数の出力端子に取
り出すことも本願発明に含まれることは明らかである。
が、マルチプレクサを複数に分けて複数の出力端子に取
り出すことも本願発明に含まれることは明らかである。
【００３６】
【発明の効果】以上説明したように、本発明は、集積回
路の内部の任意の信号を選択しテスト端子に出力する出
力手段を設けたので、ＦＰＧＡのテスト端子に出力する
信号を変更する度に行っていた開発環境上の再配線の作
業が無くなり、ＦＰＧＡのテスト端子に出力する信号の
変更が素早くできるという効果がある。
路の内部の任意の信号を選択しテスト端子に出力する出
力手段を設けたので、ＦＰＧＡのテスト端子に出力する
信号を変更する度に行っていた開発環境上の再配線の作
業が無くなり、ＦＰＧＡのテスト端子に出力する信号の
変更が素早くできるという効果がある。
【００３７】更に、マルチプレクサ回路の制御によりテ
スト端子に出力できる信号の数を増増やすことができる
ため、通常動作中の信号に影響なく、ＦＰＧＡの内部回
路のより多くの信号をテスト端子に出力できるととも
に、ＦＰＧＡの内部回路のより細かい動作確認ができる
という効果がある。
スト端子に出力できる信号の数を増増やすことができる
ため、通常動作中の信号に影響なく、ＦＰＧＡの内部回
路のより多くの信号をテスト端子に出力できるととも
に、ＦＰＧＡの内部回路のより細かい動作確認ができる
という効果がある。
【図１】本発明の第１の実施の形態を示すＦＰＧＡ内部
の構成を示したブロック図である。
の構成を示したブロック図である。
【図２】図１のＦＰＧＡをシステムに組み込んだ場合の
ブロック図である。
ブロック図である。
【図３】図１のＦＰＧＡをシステムに組み込んだ場合の
図２と別のブロック図である。
図２と別のブロック図である。
【図４】図１のマルチプレクサ回路の動作を示す真理値
表である。
表である。
【図５】本発明の第２の実施の形態を示すＦＰＧＡ内部
の構成を示したブロック図である。
の構成を示したブロック図である。
【図６】図５のＦＰＧＡをシステムに組み込んだ場合の
ブロック図である。
ブロック図である。
【図７】図５のＦＰＧＡをシステムに組み込んだ場合の
図２と別のブロック図である。
図２と別のブロック図である。
【図８】図５のマルチプレクサ回路の動作を示す真理値
表である。
表である。
【図９】図５のＦＰＧＡの動作を示すタイムチャートで
ある。
ある。
【図１０】従来の集積回路使用中に観測したい信号を観
測する場合に使用されるブロック図である。
測する場合に使用されるブロック図である。
１，２，３ ＦＰＧＡ ５，８ 装置 ６ 周辺装置 ７，９ テスタ １１，２１，３１ 制御回路 １２，２２ マルチプレクサ回路 １３，２３，３３ テスト信号 １４，２４，３４ 信号群 ２５ シフトレジスタ ５１，８１ プロセッサ ５２，８２ 記憶部 １３１〜１３３ 制御信号 １３６，２３６ テスト出力信号 ２３１ 制御信号 ２３２ 制御クロック信号 ２３３ ラッチ信号 ２５１ ａ信号 ２５２ ｂ信号 ２５３ ｃ信号 ５１１，８１１ バス ５１２，８１２ インタフェース信号群
Claims (7)
- 【請求項１】 周辺回路と動作中の集積回路の内部の任
意の信号をテスト端子に出力する際に、数種類の前記任
意の信号をマルチプレクサ回路で切り換えてテスト端子
に出力することを特徴とする集積回路のテスト端子共用
化方法。 - 【請求項２】 前記テスト端子の数より多い前記任意の
信号を出力することを特徴とする請求項１記載の集積回
路のテスト端子共用化方法。 - 【請求項３】 テスト入力端子とテスト出力端子とを有
した集積回路と、前記集積回路と接続した複数の周辺回
路とを備え、前記集積回路と前記複数の周辺回路とのデ
ータのやり取りまたは制御動作中に、複数の前記テスト
入力端子に入力される入力信号の論理値の組合せを変え
ることにより前記集積回路の内部回路の複数の信号を選
択し前記テスト出力端子に出力することを特徴とする集
積回路のテスト端子共用化方式。 - 【請求項４】 複数のテスト入力端子と、テスト出力端
子とを有した集積回路を備え、前記複数のテスト入力端
子は、シリアルにデータを入力するデータ入力端子と、
クロック信号を入力するクロック入力端子とを含み、前
記集積回路が周辺回路と動作中に、前記データ入力端子
からのデータを前記クロック信号により１ビットずつ順
々に格納する格納手段と、前記格納手段で格納された内
容により前記集積回路の内部の複数の任意の信号を選択
し前記テスト出力端子に出力する出力手段とを有するこ
とを特徴とする集積回路のテスト端子共用化方式。 - 【請求項５】 複数のテスト入力端子と、テスト出力端
子とを有した集積回路を備え、前記複数のテスト入力端
子は、シリアルにデータを入力するデータ入力端子と、
クロック信号を入力するクロック入力端子と、ラッチ信
号を入力するラッチ入力端子とを含み、前記集積回路が
周辺回路と動作中に、前記データ入力端子からのデータ
を前記クロック信号により１ビットずつ順々に格納する
格納手段と、前記格納手段で格納した内容を前記ラッチ
信号によりラッチされるラッチ手段と、前記ラッチ手段
でラッチした内容により前記集積回路の内部の複数の任
意の信号を選択し前記テスト出力端子に出力する出力手
段とを有すること特徴とする集積回路のテスト端子共用
化方式。 - 【請求項６】 前記複数の入力端子に入力するテスト入
力信号を制御し前記テスト出力端子から出力される出力
信号を観測する観測手段を有することを特徴する請求項
３，４，または５記載の集積回路のテスト端子共用化方
式。 - 【請求項７】 前記集積回路と前記周辺回路とのやり取
りにおける信号と同期を取ることにより前記複数の入力
端子に入力するテスト入力信号を制御し前記テスト出力
端子を観測する観測手段を有することを特徴とする請求
項３，４，または５記載の集積回路のテスト端子共用化
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11176224A JP2001004714A (ja) | 1999-06-23 | 1999-06-23 | 集積回路のテスト端子共用化方法および方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11176224A JP2001004714A (ja) | 1999-06-23 | 1999-06-23 | 集積回路のテスト端子共用化方法および方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001004714A true JP2001004714A (ja) | 2001-01-12 |
Family
ID=16009808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11176224A Pending JP2001004714A (ja) | 1999-06-23 | 1999-06-23 | 集積回路のテスト端子共用化方法および方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001004714A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007042876A (ja) * | 2005-08-03 | 2007-02-15 | Nec Corp | 半導体集積回路及び半導体集積回路の内部信号モニタ方法 |
| JP2009289110A (ja) * | 2008-05-30 | 2009-12-10 | Koyo Electronics Ind Co Ltd | Ｐｌｃにおける接点状態診断方式および応急対策方式 |
-
1999
- 1999-06-23 JP JP11176224A patent/JP2001004714A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007042876A (ja) * | 2005-08-03 | 2007-02-15 | Nec Corp | 半導体集積回路及び半導体集積回路の内部信号モニタ方法 |
| JP2009289110A (ja) * | 2008-05-30 | 2009-12-10 | Koyo Electronics Ind Co Ltd | Ｐｌｃにおける接点状態診断方式および応急対策方式 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021001 |