JPH0458172A - 論理テスト機能付き論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は大規模論理回路および大規模集積回路（ＬＳＩ
）等に係り、とくにその論理機能を効率的にテストする
テスト回路の構成に関する。

［従来技術］ 従来の大規模論理＠路のテスト法は「論理回路の設計技
法（ＩＶ）］　、電子通信学会誌、１９８４年２月号、
第６７巻、第２号、１９８〜２１３頁に記載のように、
スキャン設計技法とアトホック技法とに代表される。

スキャン設計技法はＬＳＩ内の論理機能ブロック間に介
在するブリップフロップにテストデータの書き込み、読
み出しを行うテスト論理回路を付加し、これにより、テ
スト実行時にはテスト用データを上記フリップフロップ
に書き込んで当該論理機能ブロックに入力し、その出力
データを他のフリップフロップに書き込み、これを期待
値と比較して論理機能テストを行うようにしていた。

また、アトホック技法ではテスト困難な個所に制御点や
観測点等を追加してテストを容易化するようにしていた
。

また、上記スキャン設計技法におけるテスト論理回路の
追加による回路規模の増加と、アトホック技法における
テスト信号の入出力端子数の増加とを低減するために、
第２図に示すように、通常論理回路１４内の上記制御点
８に、セレクタ９により通常信号とテスト信号とを切り
替えて印加し、そのテスト結果データを観測点１５より
取り出すようにしていた。なお、上記テスト信号やテス
ト結果データ等にはシリアルまたはパラレルのデータ形
式が用いられていた。

さらに、通常論理回路１４内の多数の論理テストブロッ
クの入出力毎に設けられる各セレクタ９に、それぞれの
テスト信号をデマルチプレクサ１１により切り替えて供
給し、各観測点１５よりのテスト結果をマルチプレクサ
１７により切り替えて取り出すようにしていた。

また、デマルチプレクサ１１の出力とマルチプレクサ１
７の入力のセレクト信号１３をシフトレジスタ１２より
供給するようにしていた。

［発明が解決しようとする課題］ 上記第２図に示した従来回路では、パラレルのテスト信
号が各制御点８毎に順次切り替えて供給されるようにな
っていた。

しかし、実際の論理機能テストにおいては、複数の通常
論理回路１４の各制御点８にパラレルのテスト信号を同
時に供給する必要のある場合が数多く発生し、このよう
な状況に対しても論理テストを実行できるようにする必
要があった。

本発明の目的は、パラレルのテスト信号を所要の複数の
制御点に同時に供給することのできる論理テスト機能付
き論理回路を提供することにある。

［！ｌ！題を解決するための手段］ 本発明は上記課題を解決するために、論理機能テストを
行う各通常論理回路にパラレルのテストデータを切り替
えて印加する各セレクタに、それぞれのパラレルテスト
データを同時に供給することのできる記憶装置を備える
ようにする。

さらに上記記憶装置として、シリアルのテストデータを
順次格納して上記パラレルテストデータに変換するシフ
トレジスタを用いるようにする。

さらに、上記マルチプレクサが出力するパラレルの各テ
スト結果データをシリアルデータに変換するシフトレジ
スタを備えるようにする。

［作用］ 以上のように構成した本発明の論理テスト機能を備えた
論理回路は、論理機能テストを行う複数の論理ブロック
にパラレルテストデータを同時に供給してこれらの論理
テストを同時に実行する。

さらに、上記各論理ブロックのテスト結果データをシリ
アルデータに変換して出力する。

［実施例］ 第１図はパラレルテスト信号を複数の通常論理回路１４
の各制御点８に同時に供給することのできる本発明の実
施例回路図である。

上記各通常論理回路１４に供給する複数のパラレルテス
ト信号はシフトレジスタ２０により生成される。

シフトレジスタ２０のテスト信号端子３より入力される
シリアルのテスト信号はクロック端子５１より入力され
るクロック信号に同期してパラレルテスト信号Ｑ□〜Ｑ
　ｍ　＋　Ｑ　ｍ　＋　Ｉ〜Ｑ、、＋。等として順次格
納される。このうちＱ工〜Ｑ、は第１図のセレクタ９に
パラレルに印加され、Ｑ　Ｂ　＋、〜Ｑ５◆、は同様に
他の通常論理回路内のセレクタに印加される。同図では
省略されているが、所要の通常論理回路数に応じて上記
パラレルテスト信号数も増やされる。

第１図では、各パラレルテスト信号を切り替えて各通常
論理回路に順次供給する必要がないのでデマルチプレク
サ１１を省略している。

セレクタ９は切替信号端子２に印加される切替信号に応
じて上記パラレルテスト信号を制御端子８に出力し、こ
れに応じて観測端子１５にはパラレルのテスト結果信号
が発生する。

各通常論理回路内の観測端子１５のパラレルテスト結果
信号はマルチプレクサ１７により切り替られてテスト用
観測端子１９に順次出力される。このマルチプレクサ１
７の切替はシフトレジスタ１２の出力信号Ｑ１〜Ｑ、に
より制御される。

上記Ｑ１〜Ｑ、はセレクト信号端子４より入力されるセ
レクト信号をクロック端子５に印加されたクロック信号
に同期して順次ストアすることにより生成される。

シフトレジスタ２０．１２とマルチプレクサ１７等は複
数の通常論理回路１４を搭載する論理回路装置（回路基
板、集積回路等）内に収容され、その内部でシリアルの
テスト信号をパラレルに変換して配分するので、上記論
理回路装置の外部端子数を大幅に低減することができる
。

さらに、上記シフトレジスタ２０．１２とマルチプレク
サ１７等は論理回路装置（回路基板、集積回路等）内に
適宜分散して配置することができるので、パラレルテス
ト信号の配線スペースを低減し、同信号の伝播遅延や不
要結合等を低減することができる。

第３図はマルチプレクサ１７のパラレル出力信号をシリ
アルの信号に変換してテスト用観測端子１９のピン数を
低減する本発明の実施例回路図である。

第３図において、各通常論理回路内の観測点１５より得
られるテスト結果信号を切り替えて得られるマルチプレ
クサ１７出力のパラレル信号をシフトレジスタ２１内に
データＤ□〜Ｄ、として格納し、これを、クロック端子
５２に入力されるクロック信号に同期してシリアルに変
換してテスト用観測端子１９に出力するようにする。こ
れによりパラレルデータビット数に対応していた第１図
のテスト用観測端子１９の数を１ピンに低減することが
出来る。テスト用観測端子１９より得られるシリアル信
号は例えば通常のテスタ装置に入力され、そのテスト結
果の良否が判定される。

［発明の効果］ 本発明によれば、複数の通常論理回路にパラレルのテス
ト信号を同時に印加してこれらの通常論理回路を同時に
テストすることができる。

また１通常論理回路１４の論理テストに必要なシフトレ
ジスタ２０．１２とマルチプレクサ１７等を上記複数の
通常論理回路１４を搭載する論理回路装！（回路基板、
集積回路等）内に適宜配置して収容し、その内部でシリ
アルのテスト信号をパラレルに変換して配分するので、
上記論理回路装置の外部端子数を大幅に低減することが
できる。

さらに、上記シフトレジスタ２０．１２とマルチプレク
サ１７等は論理回路装！（回路基板、集積回路等）内に
分割、分散して適宜に配置することができるので、パラ
レルテスト信号の配線スペースを低減し、同信号の伝播
遅延や不要結合等を低減することができる。

さらに、上記マルチプレクサ１７のパラレル出力信号を
シリアル信号に変換するので、これによりテスト用観測
端子数を１ピンに低減することが出来る。

【図面の簡単な説明】

第１図および第３図はそれぞれ本発明による論理テスト
機能付き論理回路の実施例回路図、第２図は従来の論理
テスト機能付き論理回路図である。 １・・・通常入力端子、２・・・切替信号端子、３・・
・テスト信号端子、４・・・セレクト信号端子、５．５
１．５２・・・各クロック端子、６・・・リセット端子
、７・・・通常信号、８・・・制御点、９・・・セレク
タ、１０・・・制御信号、１１・・・デマルチプレクサ
、１２．２ｏ、２１・・・各シフトレジスタ、１３・・
・セレクト信号、１４・・・通常論理回路、１５・・・
観測点、１７・・・マルチプレクサ、１８・・・通常出
力端子、１９・・・テスト用観測端子、４０・・・リセ
ット端子。

Claims (1)

1. 【特許請求の範囲】 １、論理機能テストを行う複数の論理ブロックの各入力
   毎にパラレルの通常論理信号とパラレルのテストデータ
   を切り替えるセレクタと、上記各論理ブロックの上記パ
   ラレルのテストデータに対するパラレルのテスト結果デ
   ータを切り替えて出力するマルチプレクサとを備えた論
   理テスト機能付き論理回路において、上記各パラレルテ
   ストデータを上記各論理ブロックのセレクタに同時に供
   給することのできるテストデータ記憶装置を備えたこと
   を特徴とする論理テスト機能付き論理回路。 ２、請求項１において、 上記パラレルテストデータを同時に供給する記憶装置を
   、シリアルのテストデータを順次ストアして上記パラレ
   ルテストデータに変換するシフトレジスタとしたことを
   特徴とする論理テスト機能付き論理回路。 ３、請求項１および２において、 上記マルチプレクサが出力するパラレルの各テスト結果
   データをシリアルデータに変換するシフトレジスタを備
   えたことを特徴とする論理テスト機能付き論理回路。