JP2006214839A - メモリ内蔵デバイスへのテストパターン発生装置及びテストパターン発生方法 - Google Patents

Abstract

【課題】 内蔵メモリの動作試験の工数を削減することができるテストパターン発生装置及びテストパターン発生方法を提供する。
【解決手段】 メモリマクロと、シリアル入力インターフェースと、当該シリアル入力された信号をラッチしメモリマクロにパラレルに出力するラッチ回路とを有するデバイスに対する、当該内蔵メモリの動作試験用のテストパターンを発生するテストパターン発生装置に関する。テストパターン発生装置は、複数ビットのアドレスを生成するアドレス発生部と、アドレス発生部が生成した複数ビットのアドレスを複数のアドレス群にパラレル・シリアル変換するパラレル・シリアル変換部と、変換されたアドレス群を複数サイクルでシリアルにデバイスに出力するよう制御し、デバイスに出力済みのアドレスとデバイスに出力予定のアドレスとを比較し、異なるビットに対応するサイクルのアドレス群のみをデバイスに出力するよう制御する制御部とを有する。
【選択図】 図１

Description

本発明は、メモリを内蔵するデバイスへのテストパターン発生装置に関し、特に、シリアル入力機能とラッチ機能とを有するデバイスのテスト工程を短くすることができるテストパターン発生装置及びテストパターン発生方法に関する。

近年において、ＳＲＡＭやＤＲＡＭに加えて、不揮発性メモリなどのメモリマクロを内蔵するＬＳＩが開発されている。かかるＬＳＩは、ＡＬＵなど所定の論理機能を有する論理回路マクロに加えて、メモリマクロを内蔵する。ＬＳＩへの種々の制約上、外部端子数に制限がある場合、外部からメモリマクロに直接アクセスすることができず、出荷試験においてメモリマクロの動作試験を行うことができない。

かかる不都合を回避しメモリマクロの動作試験を可能にするために、ＬＳＩ内にシリアル入力インターフェースを設け、動作試験の時に、シリアル入力インターフェースを介してアドレスなどを供給し、動作試験を行うことが提案されている。例えば、以下の特許文献１に記載されるとおりである。

この特許文献１によれば、内部のメモリには周辺ロジック回路を介してしかアクセスできないようなデバイスに対し、シリアル入力インターフェースと、シリアル・パラレル変換回路とを設け、動作試験の時に、アドレスなどの複数ビットの信号をシリアル入力し、内部でパラレル信号に変換して内部のメモリマクロに供給する。
特開平２−３８９７９号公報

しかしながら、従来のデバイスでは、複数ビットのアドレスなどをシリアル入力しなければならず、内蔵メモリマクロに対する動作試験の工数がかかり、動作試験のスループットが低下するという問題がある。

そこで、本発明の目的は、内蔵メモリの動作試験の工数を削減することができるテストパターン発生装置及びテストパターン発生方法を提供することにある。

上記の目的を達成するために、本発明の第１の側面では、メモリマクロと、シリアル入力インターフェースと、当該シリアル入力された信号をラッチし前記メモリマクロにパラレルに出力するラッチ回路とを有するデバイスに対する、当該内蔵メモリの動作試験用のテストパターンを発生するテストパターン発生装置に関する。このテストパターン発生装置は、複数ビットのアドレスを生成するアドレス発生部と、アドレス発生部が生成した複数ビットのアドレスを複数のアドレス群にパラレル・シリアル変換するパラレル・シリアル変換部と、前記変換されたアドレス群を複数サイクルでシリアルに前記デバイスに出力するよう制御し、前記デバイスに出力済みのアドレスと前記デバイスに出力予定のアドレスとを比較し、異なるビットに対応するサイクルのアドレス群のみを前記デバイスに出力するよう制御する制御部とを有することを特徴とする。

上記の第１の側面において、より好ましい実施例によれば、前記出力されるアドレス群に対応する前記サイクルを識別する識別信号を生成する識別信号生成部を有し、前記制御部は、前記アドレスの出力と共に前記識別信号を前記デバイスに出力する。

上記発明の側面によれば、テストパターン発生装置は、複数ビットのアドレスをパラレル・シリアル変換し、複数サイクルでシリアルにデバイスに供給し、出力予定のアドレスのうち出力済みのアドレスと異なるビットに対応するサイクルのアドレスのみをデバイスに出力するよう制御する。メモリの動作試験には、例えばアドレスを０番地から最大番地まで又は最大番地から０番地まで変更させながら、それぞれのアドレスに書き込みや読み出しを行う試験工程がある。このようにアドレスをインクリメントまたはデクリメントする場合、新たなアドレスは出力済みアドレスから必ずしも全ビット変更する必要はない。そこで、本発明では、出力済みのアドレスと異なるビットに対応するサイクルのアドレスのみを出力することで、被試験デバイスへのアドレスの供給工数を削減することができる。メモリ内蔵デバイス側では、複数サイクルで入力されるアドレスをラッチする機能を有するので、テストパターン発生装置は、サイクル識別信号と共に必要なサイクルのアドレスのみをデバイスに供給するだけでよい。

以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。

図１は、本実施の形態におけるテストパターン発生装置の構成図である。テストパターン発生装置１０は、メモリを内蔵するデバイス２０に対して、入出力端子Ｓ０−Ｓ３を介して、１６ビットのアドレスを４サイクルで供給する。そして、アドレス供給後に、書き込みを指令するライトイネーブル信号ＷＥまたは読み出しを指令するアウトプットイネーブル信号ＯＥを供給して、内蔵メモリに所望の動作を指令する。

テストパターン発生装置１０は、動作テストに対応したアドレスを発生するアドレス発生部１を有する。アドレス発生部１は、動作テストに対応して、１６ビットのアドレスを最小番地から最大番地まで順次インクリメントし、または、最大番地から最小番地に順次デクリメントする。アドレス発生部１により生成された１６ビットのアドレス信号Ａ（０）−Ａ（１５）は、４つのパラレル・シリアル変換器（パラシリ変換器）を有するパラレル・シリアル変換ユニット２に供給される。パラレル・シリアル変換ユニット２は、１６ビットのアドレス信号Ａ（０）−Ａ（１５）を、４グループの４ビット単位のアドレスＡ（０）−Ａ（３）、Ａ（４）−Ａ（７）、Ａ（８）−Ａ（１１）、Ａ（１２）−Ａ（１５）にパラレル・シリアル変換する。コントローラ３は、上記４グループの４ビット単位のアドレスを、メモリ内蔵デバイス２０の４つの入出力端子Ｓ０−Ｓ３に、クロックＣＫに同期してシリアルに出力させる。

更に、テストパターン発生装置１０は、アドレスサイクルを識別する識別信号Ｃ０，Ｃ１を発生する識別信号発生部４を有する。コントローラ３は、パラレル・シリアル変換ユニット２に４ビット単位のアドレスを出力させるときに、識別信号発生部４にそのアドレスのサイクルを示す識別信号Ｃ０，Ｃ１も同時に出力させる。

コントローラ３のアドレス入力指令信号ＡＩＮに応答して、アドレス発生部１は、１６ビットのアドレスをパラレル・シリアル変換部２とコントローラ３に供給する。また、コントローラのアドレス出力指令信号ＡＯＵＴに応答して、パラレル・シリアル変換部２は、４ビットのアドレスをデバイス２０に出力する。また、識別信号出力指令信号ＣＯＵＴに応答して、識別信号発生部４は、対応するサイクルを示す識別信号Ｃ０，Ｃ１を出力する。

４グループのアドレスは、最下位ビット群Ａ（０）−Ａ（３）から最上位ビット群Ａ（１２）−Ａ（１５）の順にシリアルに出力され、識別信号Ｃ０，Ｃ１もそれに対応して順に出力される。または、最上位ビット群Ａ（１２）−Ａ（１５）から最下位ビット群Ａ（０）−Ａ（３）の順にシリアルに出力され、識別信号Ｃ０，Ｃ１もそれに対応して順に出力される。

そして、複数サイクルにより１６ビットのアドレスを出力した後、コントローラ３は、クロックＣＫを停止すると共に、ライトイネーブル信号ＷＥまたはアウトプットイネーブル信号ＯＥのいずれかを活性化して、内蔵メモリに書き込みまたは読み出し指令を行う。メモリ内蔵デバイス２０は、クロックＣＫの停止により、アドレスサイクルが終了したことを認識する。

コントローラ３は、更に、１６ビットのアドレスの供給サイクルを減らすために、アドレス発生部１が生成したアドレスＡ（０）−Ａ（１５）を記憶し、デバイス２０に出力済みのアドレスと、出力予定のアドレスとを比較し、出力予定のアドレスで出力済みのアドレスと異なるアドレスに対応するサイクルの４ビットのアドレスのみをデバイス２０に出力するようパラレル・シリアル変換部２を制御する。同時に、コントローラ３は、デバイス２０に出力する４ビットのアドレスのサイクルを識別する識別信号Ｃ０，Ｃ１を識別信号発生部４から出力させる。

テストパターン発生装置１０の具体的な動作は、後に詳述する。

図２は、本実施の形態におけるメモリ内蔵デバイスの構成図である。メモリ内蔵デバイス２０は、内部にメモリマクロ２６と、論理回路マクロ２４とを有する。入出力回路２２に入力された信号は論理回路マクロ２４に供給され、論理回路マクロ２４により所定の論理処理が行われ、その結果が入出力回路２２から出力される。論理回路マクロ２４は、必要に応じて、内蔵のメモリマクロ２６にデータを記憶し、記憶したデータを読み出す。したがって、通常の動作においては、内蔵されるメモリマクロ２６がデバイス外部から直接書き込みや読み出しをされることはない。

一方、メモリ内蔵デバイス２０は、内蔵されるメモリマクロ２６の動作試験を行うために、４つのラッチ回路Ｌ０−Ｌ３と、入出力制御部２８とを有する。４つのラッチ回路Ｌ０−Ｌ３は、入出力端子Ｓ０−Ｓ３に供給される４ビット単位のアドレスを、識別信号Ｃ０，Ｃ１に対応してラッチする。つまり、識別信号Ｃ０，Ｃ１により指定されたサイクルに対応する１つのラッチ回路が、供給された４ビット単位のアドレスをラッチする。識別信号Ｃ０，Ｃ１は入出力制御部２８に供給され、入出力制御部２８は、識別信号に対応するラッチ回路にラッチ指示信号ＬＴを供給して、入出力回路２２が入力した４ビットのアドレスをラッチさせる。

そして、メモリ内蔵デバイス２０は、１６ビットのアドレスが４つのラッチ回路Ｌ０−Ｌ３にラッチされた後、ライトイネーブル信号ＷＥに応答して、ラッチ済みの１６ビットのアドレスを入力し、その後にラッチ回路Ｌ０などを経由して入力されるデータを書き込む。または、アウトプットイネーブル信号ＯＥに応答して、ラッチ済みの１６ビットのアドレスを入力し、読み出したデータをラッチ回路Ｌ０などに出力する。

図３は、本実施の形態におけるテストパターン発生装置１０によるテストパターン発生動作を説明する図である。この例は、アドレスが０番地から最大番地までインクリメントされながら、書き込み又は読み出し動作が行われる例である。図３には、テストパターン発生装置１０が出力する４ビット単位のアドレスとクロックＣＫとを、発生ステップの番号に対応させて示している。

左上のステップ１−４において、０番地の１６ビットアドレス（全ビット「０」）について、４グループの４ビット単位のアドレスＡ（０）−Ａ（３）、Ａ（４）−Ａ（７）、Ａ（８）−Ａ（１１）、Ａ（１２）−Ａ（１５）がシリアルに出力されている。アドレスは、クロックＣＫに同期してシリアルに出力されるので、ステップ１−４においては、クロックＣＫは活性状態「Ｐ」にある。そして、ステップ５において、クロックＣＫが停止され「０」、その間にデバイス内のメモリに書き込みまたは読み出し動作を実行させる。この動作指令は、指令信号ＷＥ，ＯＥにより行われる。次に、１番地のアドレスを出力するが、出力済みの全ビット「０」のアドレスと比較すると、最下位の４ビットアドレスＡ（０）−Ａ（３）のみが「０００１」と異なるので、ステップ６でクロックＣＫを活性化状態「Ｐ」にしながら、そのアドレスＡ（０）−Ａ（３）が出力される。しかし、それ以外の３グループの４ビットアドレスＡ（４）−Ａ（７）、Ａ（８）−Ａ（１１）、Ａ（１２）−Ａ（１５）は、出力済みのアドレスと同じであるので、図中破線で示すとおり出力されない。これにより、１サイクルでアドレスの供給が完了する。そして、ステップ７で、クロックＣＫが停止され「０」、その間にメモリに書き込みまたは読み出し動作を実行させる。

その後も同様にして、２番地のアドレスを出力するために、ステップ８で最下位のアドレスＡ（０）−Ａ（３）＝００１１のみが出力され、それ以外のアドレスの出力は省略される。そして、ステップ９で、書き込みまたは読み出し動作が行われる。ステップ１０，１１、ステップ３４，３５も同じである。ステップ３４では、最下位アドレスがＡ（０）−Ａ（３）＝１１１１となったため、ステップ３６，３７では、アドレス「１６」を入力するために、下位２グループのアドレスＡ（０）−Ａ（３）＝００００とＡ（４）−Ａ（７）＝０００１とが、シリアルに出力される。そして、ステップ３８で書き込みまたは読み出し動作が行われ、ステップ３９では、最下位アドレスＡ（０）−Ａ（３）＝０００１のみを出力する。

以上のように、アドレスをインクリメントする場合またはデクリメントする場合は、出力済みアドレスと出力予定アドレスとの差異は一部である場合が多いので、その場合は、異なるアドレスのみを出力することで、アドレスのシリアル出力のサイクル数を少なくすることができる。それにより、テスト工程を短くすることができる。また、アドレスをランダムに変化させる場合でも、１６ビットのアドレス全て異なる場合は少なく、同様に、アドレスサイクル数を減らすことができる。

図４は、本実施の形態におけるテストパターン発生装置１０のコントローラ３の動作フローチャート図である。この動作フローチャート図では、最小アドレスから最大アドレスまでインクリメントしながら書き込みまたは読み出し動作が繰り返される動作試験の場合におけるアドレス信号のテストパターン発生動作を示す。メモリの動作試験が開始されると、アドレス発生部１は、１６ビットのアドレスＡ（０）−Ａ（１５）を初期値の「０」にする（１００）。コントローラのアドレス入力制御信号ＡＩＮに応答して、そのアドレスＡ（０）−Ａ（１５）をパラレル・シリアル変換器２とコントローラ３に出力する。

パラレル・シリアル変換器２は、それぞれ４ビットのアドレス信号をパラレル・シリアル変換し、コントローラ３からのアドレス出力指令信号ＡＯＵＴからなる出力指令に応答して、４ビット単位のアドレスを、クロックＣＫに同期して、シリアルにメモリ内蔵デバイス２０に出力する。このとき、コントローラからの識別信号出力指令信号ＣＯＵＴに応答して、識別信号発生部４は、シリアル出力されるサイクルを識別する２ビットの識別信号Ｃ０，Ｃ１を発生し、クロックＣＫに同期し、且つ４ビット単位のアドレスの供給に同期して、メモリ内蔵デバイス２０に供給する。メモリ内蔵デバイス２０では、前述したとおり、シリアルに供給されるアドレスをラッチする。

一方、コントローラ３は、アドレス発生部１から供給された１６ビットのアドレスを記憶する（１０２）。そして、コントローラ３は、その後、動作指令として書き込み制御信号ＷＥまたは読み出し制御信号ＯＥを出力する（１０４）。内蔵メモリは、このコントローラ３からの書き込み制御信号ＷＥまたは読み出し制御信号ＯＥに応答して、１６ビットのラッチされたアドレスに対応する書き込みまたは読み出し動作を行う。

コントローラ３は、書き込み制御または読み出し制御が終わると、次のアドレスの入力指令ＡＩＮを出力する（１０６）。アドレス発生部１は、それに応答して、インクリメントした１６ビットのアドレスをパラレル・シリアル変換器２とコントローラ３に供給する。

コントローラ３では、既に出力済みの前のアドレスと、次の出力する予定のアドレスとを比較し、異なる部分のアドレスのみ出力を指令する。具体的には、コントローラ３は、４ビット単位で出力済みの前アドレスと出力予定の次アドレスとを比較し（１０８，１１２，１１６，１２９）、変更がある場合のみ、それに対応する４ビット単位のアドレスＡ（０）−Ａ（３），Ａ（４）−Ａ（７），Ａ（８）−Ａ（１１），Ａ（１２）−Ａ（１５）に対する出力指令信号ＡＯＵＴ，ＣＯＵＴを生成し、パラレル・シリアル変換器２からアドレスを、識別信号発生部４から識別信号を、それぞれクロックＣＫに同期して出力させる。

上記のアドレス出力制御とメモリ動作制御とがアドレスが最大値になるまで（１０５）、繰り返される。上記のごとく、出力予定のアドレスのうち、既に出力済みのアドレスと一致する部分は、パラレル・シリアル変換器２から出力させず、異なる部分のアドレスのみ出力させる。従って、１６ビットのアドレスを毎回４サイクルで出力する必要がなくなり、メモリの動作試験工程の工数を大幅に削減することができる。

図５は、本実施の形態におけるテストパターン発生装置１０の動作例を示す波形図である。この例も、最小アドレスから最大アドレスまでインクリメントしながら書き込みまたは読み出し動作が繰り返される動作試験の場合における波形図を示す。

試験開始直後は、１６ビットのアドレスの初期値（１ビット全て「０」）を４サイクルによりメモリ内蔵デバイス２０に出力する。つまり、サイクルＳＴ１でアドレスＡ（０）−Ａ（３）がクロックＣＫの立ち上がりエッジに同期して出力され、サイクルＳＴ２，ＳＴ３，ＳＴ４で同様にアドレスＡ（４）−Ａ（７），Ａ（８）−Ａ（１１），Ａ（１２）−Ａ（１５）がクロックＣＫに同期して出力される。このとき、識別信号Ｃ０，Ｃ１もクロックＣＫに同期して出力される。サイクルＳＴ４の後のクロックＣＫの１周期後、サイクルＳＴ５でクロックＣＫの出力が停止され、メモリ内蔵デバイス２０に、アドレスサイクルの終了が通知される。また、コントローラ３がライトイネーブル信号ＷＥＸをＬレベル（活性レベル）にし、内蔵されるメモリへの書き込み制御を行う。この書き込み制御中のサイクルＳＴ５で、４ビットの入出力端子Ｓ０〜Ｓ３には、書き込むべきデータが供給される。かかる書き込みデータの供給については、省略する。

次に、初期値をインクリメントしたアドレス「０００００００００００００００１」がアドレス発生部１により生成され、パラレル・シリアル変換器２に出力される。しかし、コントローラ３は、出力済みアドレスと上記の出力予定のアドレスとを比較し、異なる部分の最下位アドレスＡ（０）−Ａ（３）のみを、サイクルＳＴ６によりメモリ内蔵デバイス２０に出力させる。つまり、アドレス供給が４サイクルではなく１サイクルで完了する。その後、コントローラ３は、ライトイネーブル信号ＷＥＸをＬレベルにして内蔵メモリに書き込みを指令すると共に、デバイスの入出力端子に４ビットの書き込みデータＤ０−Ｄ３を供給する。

同様に、更にインクリメントしたアドレス「００００００００００００００１０」がアドレス発生部１により生成され、パラレル・シリアル変換器２に出力される。コントローラ３は、アドレスを比較し、最下位アドレスＡ（０）−Ａ（３）のみをサイクルＳＴ８でメモリ内蔵デバイス２０に供給する。その後、サイクルＳＴ９で書き込み制御を行う。

以上のように、サイクルＳＴ３５までにアドレス「００００００００００００１１１１」に対する書き込み動作が終了すると、次のインクリメントされたアドレス「０００００００００００１００００」がアドレス発生部１により生成される。この場合は、コントローラ３は、最下位のアドレスＡ（０）−Ａ（３）とその次の上位のアドレスＡ（４）−Ａ（７）だけをサイクルＳＴ３６，ＳＴ３７で、メモリ内蔵デバイス２０に出力させる。そして、その後のサイクルＳＴ３８で書き込み制御を行う。その後は、上記と同様に、インクリメントされたアドレスのうち、異なるアドレス単位のみをメモリ内蔵デバイス２０に供給する。

図５には示されていないが、コントローラ３は、識別信号発生部４に出力しようとするアドレスのサイクルに対応する識別信号Ｃ０，Ｃ１を出力させる。例えば、サイクルＳＴ１，ＳＴ２，ＳＴ３，ＳＴ４では、識別信号Ｃ０，Ｃ１＝「００」、「０１」、「１０」、「１１」をそれぞれ出力させる。また、サイクルＳＴ６、ＳＴ８では識別信号「００」を、サイクルＳＴ３６，ＳＴ３７では、識別信号「００」、「０１」をそれぞれ出力させる。これにより、メモリ内蔵デバイス２０は、入出力端子Ｓ０−Ｓ３に供給されるアドレスを識別することができ、対応するラッチ回路にラッチさせることができる。

以上の実施の形態では、アドレスをインクリメントする場合で説明したが、アドレスをデクリメントする場合、或いは、アドレスを任意のパターンで変化させる場合も、テストパターン発生装置１０のコントローラが異なるアドレスのみを出力させることで、本来なら４サイクル必要なアドレスの出力工程を、それより少ないサイクル数に減らすことができる。

上記の実施の形態をまとめると、以下の付記の通りである。

（付記１）メモリマクロと、シリアル入力インターフェースと、当該シリアル入力された信号をラッチし前記メモリマクロにパラレルに出力するラッチ回路とを有するデバイスに対する、当該メモリマクロの動作試験用のテストパターンを発生するテストパターン発生装置において、
複数ビットのアドレスを生成するアドレス発生部と、
前記アドレス発生部が生成した複数ビットのアドレスを複数のアドレス群にパラレル・シリアル変換するパラレル・シリアル変換部と、
前記変換されたアドレス群を複数サイクルでシリアルに前記デバイスに出力するよう制御し、前記デバイスに出力済みのアドレスと前記デバイスに出力予定のアドレスとを比較し、異なるビットに対応するサイクルのアドレス群のみを前記出力予定のアドレスとして前記デバイスに出力するよう前記パラレル・シリアル変換部を制御する制御部とを有することを特徴とするテストパターン発生装置。

（付記２）付記１において、
更に、前記出力されるアドレス群に対応する前記サイクルを識別する識別信号を生成する識別信号生成部を有し、
前記制御部は、前記アドレス群の出力と共に当該出力するアドレス群に対応する前記識別信号を前記デバイスに出力することを特徴とするテストパターン発生装置。

（付記３）付記１において、
前記制御部は、前記複数のアドレス群を、最下位ビットから最上位ビットまで又は最上位ビットから最下位ビットまで、シリアルに出力するよう制御することを特徴とするテストパターン発生装置。

（付記４）付記１において、
前記制御部は、前記アドレスを前記デバイスに出力した後、前記デバイスに前記メモリマクロの動作指令信号を供給して、前記メモリマクロに前記供給済みアドレスに対する所定の動作を行わせることを特徴とするテストパターン発生装置。

（付記５）付記１において、
前記制御部は、前記デバイスに供給するクロックに同期して、前記アドレス群を出力させ、前記アドレス群の出力が終了した時に当該クロックの出力を停止することを特徴とするテストパターン発生装置。

（付記６）メモリマクロと、シリアル入力インターフェースと、当該シリアル入力された信号をラッチし前記メモリマクロにパラレルに出力するラッチ回路とを有するデバイスに対する、当該メモリマクロの動作試験用のテストパターンを発生するテストパターン発生方法において、
複数ビットのアドレスを生成し、
前記生成した複数ビットのアドレスを複数のアドレス群にパラレル・シリアル変換し、
前記変換されたアドレス群を複数サイクルでシリアルに前記デバイスに出力し、
更に、前記アドレス群の出力において、前記デバイスに出力済みのアドレスと前記デバイスに出力予定のアドレスとを比較し、異なるビットに対応するサイクルのアドレス群のみを前記出力予定のアドレスとして前記デバイスに出力することを特徴とするテストパターン発生方法。

（付記７）付記６において、
更に、前記アドレス群の出力において、前記出力されるアドレス群に対応する前記サイクルを識別する識別信号を、前記アドレス群の出力と共に前記デバイスに出力することを特徴とするテストパターン発生方法。

本実施の形態におけるテストパターン発生装置の構成図である。 本実施の形態におけるメモリ内蔵デバイスの構成図である。 本実施の形態におけるテストパターン発生装置１０によるテストパターン発生動作を説明する図である。 本実施の形態におけるテストパターン発生装置１０のコントローラ３の動作フローチャート図である。 本実施の形態におけるテストパターン発生装置１０の動作例を示す波形図である。

符号の説明

１：アドレス発生部、２：パラレル・シリアル変換ユニット、３：コントローラ（制御部）
４：識別信号発生部、２０：メモリ内蔵デバイス

Claims (5)

1. メモリマクロと、シリアル入力インターフェースと、当該シリアル入力された信号をラッチし前記メモリマクロにパラレルに出力するラッチ回路とを有するデバイスに対する、当該メモリマクロの動作試験用のテストパターンを発生するテストパターン発生装置において、
   複数ビットのアドレスを生成するアドレス発生部と、
   前記アドレス発生部が生成した複数ビットのアドレスを複数のアドレス群にパラレル・シリアル変換するパラレル・シリアル変換部と、
   前記変換されたアドレス群を複数サイクルでシリアルに前記デバイスに出力するよう制御し、前記デバイスに出力済みのアドレスと前記デバイスに出力予定のアドレスとを比較し、異なるビットに対応するサイクルのアドレス群のみを前記出力予定のアドレスとして前記デバイスに出力するよう前記パラレル・シリアル変換部を制御する制御部とを有することを特徴とするテストパターン発生装置。
2. 請求項１において、
   更に、前記出力されるアドレス群に対応する前記サイクルを識別する識別信号を生成する識別信号生成部を有し、
   前記制御部は、前記アドレス群の出力と共に当該出力するアドレス群に対応する前記識別信号を前記デバイスに出力することを特徴とするテストパターン発生装置。
3. 請求項１において、
   前記制御部は、前記アドレスを前記デバイスに出力した後、前記デバイスに前記メモリマクロの動作指令信号を供給して、前記メモリマクロに前記供給済みアドレスに対する所定の動作を行わせることを特徴とするテストパターン発生装置。
4. メモリマクロと、シリアル入力インターフェースと、当該シリアル入力された信号をラッチし前記メモリマクロにパラレルに出力するラッチ回路とを有するデバイスに対する、当該メモリマクロの動作試験用のテストパターンを発生するテストパターン発生方法において、
   複数ビットのアドレスを生成し、
   前記生成した複数ビットのアドレスを複数のアドレス群にパラレル・シリアル変換し、
   前記変換されたアドレス群を複数サイクルでシリアルに前記デバイスに出力し、
   更に、前記アドレス群の出力において、前記デバイスに出力済みのアドレスと前記デバイスに出力予定のアドレスとを比較し、異なるビットに対応するサイクルのアドレス群のみを前記出力予定のアドレスとして前記デバイスに出力することを特徴とするテストパターン発生方法。
5. 請求項６において、
   更に、前記アドレス群の出力において、前記出力されるアドレス群に対応する前記サイクルを識別する識別信号を、前記アドレス群の出力と共に前記デバイスに出力することを特徴とするテストパターン発生方法。

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