JPH1125693A - クロック使用制限条件が設定された高速メモリ素子の検査方法 - Google Patents
クロック使用制限条件が設定された高速メモリ素子の検査方法Info
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- JPH1125693A JPH1125693A JP9314883A JP31488397A JPH1125693A JP H1125693 A JPH1125693 A JP H1125693A JP 9314883 A JP9314883 A JP 9314883A JP 31488397 A JP31488397 A JP 31488397A JP H1125693 A JPH1125693 A JP H1125693A
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Abstract
約を克服して、高速メモリ素子を検査することができる
検査方法を提供する。 【解決手段】 低速検査装置を使用した高速メモリ検査
で発生するクロック信号間の干渉を防止し、新たな検査
サイクルタイミングを実現するため、ドライバスイッチ
と比較器スイッチを制御するシフト信号を一定の制限条
件内で調整し、比較器をイネーブルさせるために使用さ
れるストローブ信号の使用可能領域を広め、各々の検査
サイクルに使用されるクロック信号に対する新たな制限
条件を設定する。ストローブ信号が検査サイクル内にあ
る1レート条件動作タイミングでは、読出から書込動作
における読出タイミングのシフト信号が次のサイクルの
WE開始時間より小さいか、同じであるべきであり、書
込から読出動作における書込タイミングのシフト信号が
次のサイクルのOE開始時間より小さいか、同じである
べきである。
Description
子の検査方法に関し、より具体的には、検査装置から供
給する複数のクロック信号間の干渉を防止することがで
きるクロック使用制限条件を設定し、この制限条件に合
うように検査サイクルタイミングを構成して高速メモリ
素子を検査することができる検査方法に関するものであ
る。
るための多数の方案のうち、高速ページ(fast page) モ
ードまたは拡張データ出力(Extended Data Out;以下、
「拡張データ出力」をEDOという) モードでメモリ素
子を動作させる方式が幅広く採用されている。
の動作タイミング図である。高速ページモードでは、R
AS(Row Address Strobe)信号が活性状態の低レベルに
変わるときに指定された行アドレス信号(X)により定
められる1つのページを単位でデータ処理が行われる。
RAS信号が活性状態を維持している間、CAS(Colum
n Address Strobe) 信号がトグリング(toggling)され、
このときに入力される相異する列アドレス信号(Y)に
より、1つの行に連結されている多数のメモリセルに対
する高速データ処理が可能である。RAS信号とCAS
信号が全て不活性高レベル状態に行くと、1つのページ
に対する動作が完了する。
読出信号書込動作を制御するが、図1のように、WE信
号が高レベルである場合には、読出動作が行われる。R
AS信号が低レベルに変わる瞬間から1番目データが出
力されるまでの時間をtRAC(Access time from RAS)、
CAS信号が低レベルに変わる瞬間から1番目データが
出力されるまでの時間をtCAC (Access time from CA
S)、列アドレス信号が入力される瞬間から1番目データ
が出力されるまでの時間をtAA (Access time from Col
umn Address)というが、メモリ素子の動作速度は、通常
このACパラメータにより決定される。1つのページ内
でトグリングされるCAS信号の周期は、高速ページモ
ードのサイクル時間を決定するので、tPC(Fast Page m
ode cycletime) と表示し、tCP (CAS precharge time)
は、CAS信号が不活性高レベルを維持している時
間、即ちCAS信号がプリチャージ(precharge) 状態に
ある時間を意味する。tPCとtCPを短くすると、データ
の出力時間も早くなるので、t PCとtCPも高速ページモ
ードの動作速度を決定するパラメータである。
子の動作タイミング図である。EDO動作モードでは、
高速ページモードと同様に、RAS信号により定められ
るページ単位で動作が行われる。高速ページモードとは
別に、CAS信号がプリチャージされても、出力バッフ
ァは、以前のデータを維持し続けた後、次のサイクルが
進行されてから次のデータを出力するため、CAS信号
のプリチャージによるデータプリチャージを防止するこ
とにより、結果的にデータ引出時間を低減することがで
き、動作サイクル時間を減少させることができる。
RAC 、tCAC 、tAAのようなパラメータ以外に、CAS
信号が活性状態となった後、以前データを維持する時間
tDOH(Data out put hold time)、CAS信号がプリチ
ャージされた後、次のデータが出る時間tCPA (Access
time from CAS precharge)、tHPC (Hyper page cyclet
ime) 、tCP(CAS precharge time)等が考慮対象にな
る。
ジモードとEDO動作モードの実現等によりメモリ素子
の動作速度が速くなると、メモリ素子を検査するための
検査装置も高速化されるべきである。しかし、高速の検
査装置は値段が高いため、多くの設備投資を必要とする
ので、従来の低速検査装置を用いて高速で動作するメモ
リ素子を検査することができる方法が必要となる。
の検査装置であって、日本のミナト社製のM9600検
査装置は、最大周波数が33MHz(30ns) であり、使用可
能なレートの範囲が30ns(nano seconds)〜4ms(milli
seconds) であるため、現在16M DRAMのEDO
50ns信号60ns検査項目ページ読出信号書込におけ
る動作サイクル時間tHPC (hyper page cycle time) 2
0ns信号25nsを実現することができない。そこで、ク
ロック変調技法を利用すると、低速の検査装置により高
速のメモリ素子を検査することが可能になる。
数が低い検査装置を用いて高速ページモードやEDOモ
ードで動作するメモリ素子を検査する場合、高速の検査
装置で使用された検査サイクルタイミングを低周波数検
査装置にそのまま適用することになると、高周波数で各
々のクロック間に干渉が生じて検査すべき素子に正確な
タイミングを印可することができない。
置の検査サイクルのタイミング制約を克服し、高速メモ
リ素子を検査することができる検査方法を提供すること
にある。本発明の他の目的は、検査装置から供給される
クロック信号の使用限界を定めた制限条件を設定し、こ
れに適合する検査サイクルタイミングを構成して高速メ
モリ素子を効果的に検査することができる検査方法を提
供することにある。
検査装置を使用した高速メモリ検査で発生するクロック
信号間の干渉を防止し、新たな検査サイクルタイミング
を実現するため、ドライバスイッチと比較器スイッチを
制御するシフト信号を一定の制限条件内で調整し、比較
器をイネーブルさせるために使用されるストローブ信号
の使用可能領域を広め、各々の検査サイクルに使用され
るクロック信号に対する新たな制限条件を設定する。
号が検査サイクル内にある1レート条件動作タイミング
では、読出から書込動作における読出タイミングのシフ
ト信号が次のサイクルのWE開始時間より小さいか、同
じであるべきであり、同様に、書込から読出動作におけ
る書込タイミングのシフト信号が、次のサイクルのOE
(Output Enable) 開始時間より小さいか同じであるべき
である。
にある2レート条件では、不使用領域を移動させるため
の最大シフトクロックは、”次の検査サイクル−不使用
領域”という条件を満足しなければならないし、最少シ
フトクロックは、1レート動作での条件を考慮すると、
検査サイクルがストローブより不使用領域以上に大きく
なければならないし、このため、不使用領域を遅延させ
てストロープの領域を保障するため、“検査サイクル+
シフトクロック≧ストローブ+不使用領域”という条件
を満足しなければならない。
しく説明する。図3は、検査装置で使用されるI/O及
びドライバ(driver)用回路基板の概略回路図である。上
述したM9600検査装置の場合、全て10個の汎用ク
ロックが供給されるが、汎用クロックは、RAS信号、
CAS信号、行アドレス、列アドレス、WE(Write Ena
ble)信号、OE(Output Enable) 信号、ストローブ、シ
フト、3−状態(tri-state) 信号として各々使用され
る。RAS信号とCAS信号は、各々メモリ素子の行ア
ドレスに関連する動作と、列アドレスに関連する動作を
制御するための信号である。WE信号及びOE信号は、
メモリ素子の読取信号書込動作を制御する信号である。
また、ストローブ信号は、メモリ素子のデータ出力信号
値を基準信号値と比較する比較器をイネーブルさせるた
めの信号である。シフト信号は、メモリ素子のデータ入
出力端子がドライバまたは比較器と選択的に連結される
ように制御する役割をし、3−状態信号は、メモリ素子
の出力バッファをデータ’0’または’1’でない3−
状態に作る役割をする。
evice Under Test) のデータ入出力ピンDQには、検査
装置のI/O及びドライバ用回路基板に形成されている
ドライバ10と比較器20、22との両方に連結されて
いる。素子40が書込動作モードの場合、ドライバ1
0、バッファ12、ドライバスイッチ14を介してデー
タが素子に入力され、素子40が読出動作モードの場
合、素子40のデータ入出力ピンDQを介して出力され
るデータが、VOH比較器20とVOL比較器22に入力さ
れて基準値と比較される。VOH基準値は、素子が高レベ
ルと認識することができる最少電圧を意味し、VOL基準
値は、素子が低レベルと認識することができる最大電圧
を意味する。
ュー(skew)調整回路26を介して入力されるストローブ
信号により決定される。一方、ストローブ信号は、汎用
クロックの1つであって、検査装置のタイミング発生器
で作られて比較器に供給される。ストローブ信号の供給
遅延時間のため、ストローブ信号を使用することができ
ないタイミング区間が存在するが、これを不使用領域(d
ead zone) という。例えば、不使用領域内で検査サイク
ルがリセットされると、比較器にストローブ信号が到達
することができないので、素子40からのデータ出力を
検査することができず、素子を不良として処理する。不
使用領域は、上述したM9600検査装置の場合、検査
周期が終わる前10nsである。このような不使用領域を
移動させてストローブ信号の使用可能範囲を広めるため
に使用されるものがシフト信号である。このシフト信号
は、第1スキュー調整回路18を介してドライバスイッ
チ14と比較器スイッチ16の開閉を制御する。
数が高まるほど使用範囲が厳格に制限され、使用範囲か
ら外れると、検査装置から供給するクロック信号間に干
渉が発生して正確な検査サイクルタイミングを素子に印
可することができなくなる。以下では、ストローブクロ
ック信号とシフトクロック信号の使用制限条件を高速ペ
ージDRAMとEDO DRAMに対して各々区分して
説明する。
る1レート条件で動作する高速ページモードDRAMの
動作タイミング図である。EDO DRAMだけでな
く、高速ページモードDRAMは、上述したように、1
つの行アドレスにより定められるページ単位で動作が行
われるが、1つのページは、ページインサイクル、ペー
ジツーページサイクル、ページアウトサイクルから構成
される。ページインサイクルは、RAS信号とCAS信
号が全て低レベル(活性レベル)に変わり、1つのペー
ジが始まるサイクルであり、反対に、RAS信号とCA
S信号が全て高レベル(プリチャージレベル)に変わる
ページアウトサイクルは、1つのページが終わる区間で
ある。ページインサイクルとページアウトサイクルとの
間にあるページツーページサイクルでは、RAS信号が
低レベルを維持し続けており、CAS信号だけが一定の
周期でトグリングする。
作と書込動作とが繰返され、ストローブ信号が発生する
時点は、”ストローブ信号≦検査サイクル−不使用領
域”という条件を満足しなければならない。その理由
は、上述したように、ストローブ信号が実際比較器に伝
達されるのにかかる遅延時間のためである。例えば、図
4のページツーページ読出動作モードにおいて、ストロ
ーブ信号を45nsに検査装置から出力したとすれば、ス
トローブ信号は、10ns遅延された55nsに比較器(図
3の20、22)に到達して比較器をイネーブルさせ
る。比較器がイネーブルされると、検査すべき素子から
出力されるデータに対する検査が始まる。しかるに、C
AS信号が55nsになると、不活性高レベルに変わり、
このようなCAS信号の転移によって動作モードがペー
ジツーページ読出からページツーページ書込モードにリ
セットされ、比較器がディスエーブルされるので、比較
器によるデータ出力の比較は行われなくなる。したがっ
て、ストローブ信号は、各検査周期から不使用領域を抜
けた時間より前に使用されるべきである。
と書込動作が繰返される間、素子のデータ入出力ピン
は、ドライバスイッチ及び比較器スイッチにより検査装
置のI/O及びドライバユニットに連結されるか、また
は比較器に連結される。シフト信号を使用すると、素子
のデータ入出力ピンは、シフト信号の伝達遅延時間が経
った後、ドライバユニットまたは比較器に連結される。
したがって、読出信号書込動作が繰返されるとき、読出
タイミングのシフト信号が次の書込動作タイミングのW
E開始時間よりもっと大きければ、WE信号がイネーブ
ルされる時点で、素子の入出力ピンは比較器に連結され
た状態であり、ドライバから供給される入力データは素
子に印可されることができない。
読出タイミングのシフト信号は、次のサイクルのWE開
始時間より小さいか、同一であるべきであり、同様に、
書込から読出動作において、書込タイミングのシフト信
号は、次のサイクルのOE(Output Enable) 開始時間よ
り小さいか、同一であるべきである。シフト信号は、例
えばディスエーブルの際、データ’0’の状態を維持
し、インエーブルの際、’1’となる。イネーブルされ
たシフト信号がドライバスイッチ及び比較器スイッチを
調節することにより、素子のデータ入出力端子がドライ
バまたは比較器に連結されることを遅延させる。例え
ば、素子の書込動作モードサイクルでは、シフトクロッ
クが5nsに設定されているとすれば、次のサイクルが始
まった後、5nsの間、素子のデータ入出力端子はドライ
バに連結された状態になる。素子の読出動作モードサイ
クルでシフトクロック5nsが適用されると、次のサイク
ルが始まった後、5nsの間、素子のデータ入出力端子が
比較器に連結された状態になり、シフトクロックが使用
されるほど、ドライバスイッチと比較器スイッチが遅延
されて動作することになる。
されるストローブ信号は、何らの役割もしない。検査サ
イクルが書込タイミングで動作するとき、検査サイクル
が始まる時点で、WE信号の論理値’1’がALPG(A
lgorithm Pattern Generator; Test Pattern Generator
ともいう) から出ることになり、タイミング発生器(T
G;Timing Generator)によりイネーブル信号ディスエ
ーブルされる時点が決定される。したがって、もしタイ
ミングが書込サイクルであれば、ストローブ信号自体が
ALPGから出ないので、たとえタイミングではALP
Gから出るように具現したとしても比較器は動作せず、
結局ストローブ信号は書込サイクルだけで所定の機能を
することになる。
ある2レート条件で動作するEDODRAMの動作タイ
ミング図である。上述したように、EDO動作モード
は、RAS信号、CAS信号がディスエーブルされて
も、データがリセットされるものでなく、次のサイクル
のRAS信号、CAS信号がイネーブルされる時点でデ
ータがリセットされる特性がある。RAS信号、CAS
信号がディスエーブルされてからデータが維持される時
間がtDOH であり、検査工程ではこれを検査しなければ
ならないので、ストローブが次のサイクルに移転すべき
である。このように、検査装置のストローブ信号が次の
検査サイクルに移転する素子を検査する場合、検査速度
が速くなるほど、検査装置から供給される汎用クロック
中、シフト、ストローブのような検査サイクルと関係が
深いクロックに対して新たな制限条件が発生する。図5
のタイミングは、EDO tDOH を検査する項目であっ
て、ページツーページで読出動作が繰返されるパターン
が適用されている。
クロックは、”次の検査サイクル−不使用領域”という
条件を満足しなければならないし、最少シフトクロック
は、1レート動作での条件を考慮すると、検査サイクル
が不使用領域以上に大きくなければならない。このた
め、不使用領域(10ns)を遅延させてストローブの領
域を保障するため、”検査サイクル+シフトクロック≧
ストローブ+不使用領域”という条件を満足しなければ
ならない。したがって、図6に示すように、検査サイク
ルが48nsであり、ストローブが60nsであるとき、上
記の2つの条件を満足するためのシフトクロックは、”
22ns≦シフトクロック≦38ns”を満足しなければな
らない。
動作速度より大きい検査装置を用いて実際不良と判定さ
れた素子をM9600検査装置及び本発明の検査方法に
より検査した結果を示す。
ADVAN社製のX−9062検査装置を用いて不良と
判定された3003個のメモリ素子のうち、EDO動作
と関連する不良素子74個を対象として、M9600検
査装置及び本発明によるクロック変調、新たなクロック
限界によるタイミングを適用して再検査したものであ
る。検査結果、速度不良が20個、CBR(CAS Before
RAS)タイミングtRP(RASprecharge time)マージン(marg
in)不良が46個、EDO tDOH 不良が8つであっ
て、実際不良74個を全て検出することができた。
検査装置の最大周波数による限界を克服し、高速のメモ
リ素子を低速の検査装置で検査することができるので、
検査工程に必要な設備投資を大幅低減することができ、
検査時間を短縮することができるので、生産性が向上す
る。
素子の動作タイミング図である。
の動作タイミング図である。
略回路図である。
件で動作する高速ページモードDRAMの動作タイミン
グ図である。
条件で動作するEDO DRAMの動作タイミング図で
ある。
Claims (7)
- 【請求項1】 複数の汎用クロック信号を発生する検査
装置を用いて半導体メモリ素子を検査する検査方法にお
いて、 前記複数の汎用クロック信号は、メモリ素子の特定メモ
リ位置を指定するための行アドレス信号及び列アドレス
信号と、前記メモリ素子の行アドレスと関連する動作を
制御するRAS信号と、前記メモリ素子の列アドレスと
関連する動作を制御するCAS信号と、前記メモリ素子
の読出動作及び書込み動作を制御するWE信号及びOE
信号と、ストローブ信号と、シフト信号とを含み、 前記検査装置は、前記メモリ素子に入力データを供給す
るドライバと、前記ストローブ信号が入力されてイネー
ブルされ、前記メモリ素子の出力データを基準値と比較
する比較器と、前記シフト信号により制御され、前記ド
ライバと前記メモリ素子との間に連結されるドライバス
イッチと、前記シフト信号により制御され、前記比較器
と前記メモリ素子との間に連結される比較器スイッチと
を備える検査用回路基板を備え、 前記メモリ素子を検査するための検査サイクルタイミン
グには、前記ストローブ信号が前記比較器に到達するの
にかかる遅延時間に起因してストローブ信号を使用する
ことができない不使用領域が存在し、前記シフト信号を
所定の制限時間内で調整することにより、前記ストロー
ブ信号の使用可能領域が拡張されるように前記検査サイ
クルタイミングを構成することを特徴とする半導体メモ
リ素子の検査方法。 - 【請求項2】 前記メモリ素子は、前記RAS信号と前
記CAS信号とが活性状態に転移するページインサイク
ルと、前記RAS信号が活性状態を維持し、前記CAS
信号がトグリングするページツーページサイクルと、前
記RAS信号と前記CAS信号とが不活性状態に転移す
るページアウトサイクルとから構成されるページ単位で
動作し、前記ストローブ信号は、該当検査サイクル内に
位置し、各サイクルの周期から前記不使用領域を抜けた
時間前に発生することを特徴とする請求項1に記載の検
査方法。 - 【請求項3】 前記検査サイクルタイミングは、検査サ
イクルが読出動作と書込動作とを順に繰返すサイクルで
ある場合、前記読出動作のシフト信号は、次の書込動作
のWE開始より小さいか、同一である制限条件内で調整
されることを特徴とする請求項2に記載の検査方法。 - 【請求項4】 前記検査サイクルタイミングは、検査サ
イクルが読出動作と書込動作とを順に繰返すサイクルで
ある場合、前記書込動作のシフト信号は、次の読出動作
のOE開始より小さいか、同一である制限条件内で調整
されることを特徴とする請求項2に記載の検査方法。 - 【請求項5】 前記比較器は、前記CAS信号のデー
タ’1’変換エッジを受けてイネーブルされることを特
徴とする請求項2に記載の検査方法。 - 【請求項6】 前記メモリ素子は、前記RAS信号と前
記CAS信号とが活性状態に転移するページインサイク
ルと、前記RAS信号が活性状態を維持し、前記CAS
信号がトグリングするページツーページサイクルと、前
記RAS信号と前記CAS信号とが不活性状態に転移す
るページアウトサイクルとから構成されるページ単位で
動作し、前記ストローブ信号は該当検査サイクル外部に
位置し、前記検査サイクルタイミングは、検査サイクル
が読出動作を繰返すサイクルである場合、前記シフト信
号は、最大条件”シフト信号≦検査サイクル−不使用領
域”及び最少条件”検査サイクル+シフトクロック≧ス
トローブ信号+不使用領域”として定義される制限条件
内で調整されることを特徴とする請求項1に記載の検査
方法。 - 【請求項7】 前記メモリ素子は、拡張データ出力モー
ドで動作することを特徴とする請求項6に記載の検査方
法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970029711A KR100245929B1 (ko) | 1997-06-30 | 1997-06-30 | 클록 사용 제한조건이 설정된 고속 메모리 소자 검사방법 |
KR1997P29711 | 1997-06-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1125693A true JPH1125693A (ja) | 1999-01-29 |
JP3645992B2 JP3645992B2 (ja) | 2005-05-11 |
Family
ID=19512668
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31488397A Expired - Fee Related JP3645992B2 (ja) | 1997-06-30 | 1997-11-17 | クロック使用制限条件が設定された高速メモリ素子の検査方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6201746B1 (ja) |
JP (1) | JP3645992B2 (ja) |
KR (1) | KR100245929B1 (ja) |
CN (1) | CN1118071C (ja) |
TW (1) | TW349226B (ja) |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041216 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050112 |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080210 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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