JPH1125693A - クロック使用制限条件が設定された高速メモリ素子の検査方法 - Google Patents
クロック使用制限条件が設定された高速メモリ素子の検査方法Info
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- JPH1125693A JPH1125693A JP9314883A JP31488397A JPH1125693A JP H1125693 A JPH1125693 A JP H1125693A JP 9314883 A JP9314883 A JP 9314883A JP 31488397 A JP31488397 A JP 31488397A JP H1125693 A JPH1125693 A JP H1125693A
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 低速検査装置の検査サイクルのタイミング制
約を克服して、高速メモリ素子を検査することができる
検査方法を提供する。 【解決手段】 低速検査装置を使用した高速メモリ検査
で発生するクロック信号間の干渉を防止し、新たな検査
サイクルタイミングを実現するため、ドライバスイッチ
と比較器スイッチを制御するシフト信号を一定の制限条
件内で調整し、比較器をイネーブルさせるために使用さ
れるストローブ信号の使用可能領域を広め、各々の検査
サイクルに使用されるクロック信号に対する新たな制限
条件を設定する。ストローブ信号が検査サイクル内にあ
る１レート条件動作タイミングでは、読出から書込動作
における読出タイミングのシフト信号が次のサイクルの
ＷＥ開始時間より小さいか、同じであるべきであり、書
込から読出動作における書込タイミングのシフト信号が
次のサイクルのＯＥ開始時間より小さいか、同じである
べきである。
約を克服して、高速メモリ素子を検査することができる
検査方法を提供する。 【解決手段】 低速検査装置を使用した高速メモリ検査
で発生するクロック信号間の干渉を防止し、新たな検査
サイクルタイミングを実現するため、ドライバスイッチ
と比較器スイッチを制御するシフト信号を一定の制限条
件内で調整し、比較器をイネーブルさせるために使用さ
れるストローブ信号の使用可能領域を広め、各々の検査
サイクルに使用されるクロック信号に対する新たな制限
条件を設定する。ストローブ信号が検査サイクル内にあ
る１レート条件動作タイミングでは、読出から書込動作
における読出タイミングのシフト信号が次のサイクルの
ＷＥ開始時間より小さいか、同じであるべきであり、書
込から読出動作における書込タイミングのシフト信号が
次のサイクルのＯＥ開始時間より小さいか、同じである
べきである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路素
子の検査方法に関し、より具体的には、検査装置から供
給する複数のクロック信号間の干渉を防止することがで
きるクロック使用制限条件を設定し、この制限条件に合
うように検査サイクルタイミングを構成して高速メモリ
素子を検査することができる検査方法に関するものであ
る。
子の検査方法に関し、より具体的には、検査装置から供
給する複数のクロック信号間の干渉を防止することがで
きるクロック使用制限条件を設定し、この制限条件に合
うように検査サイクルタイミングを構成して高速メモリ
素子を検査することができる検査方法に関するものであ
る。
【０００２】
【従来の技術】半導体メモリ素子の動作速度を向上させ
るための多数の方案のうち、高速ページ(fast page) モ
ードまたは拡張データ出力(Extended Data Out；以下、
「拡張データ出力」をＥＤＯという) モードでメモリ素
子を動作させる方式が幅広く採用されている。
るための多数の方案のうち、高速ページ(fast page) モ
ードまたは拡張データ出力(Extended Data Out；以下、
「拡張データ出力」をＥＤＯという) モードでメモリ素
子を動作させる方式が幅広く採用されている。
【０００３】図１は、従来の高速ページモードＤＲＡＭ
の動作タイミング図である。高速ページモードでは、Ｒ
ＡＳ(Row Address Strobe)信号が活性状態の低レベルに
変わるときに指定された行アドレス信号（Ｘ）により定
められる１つのページを単位でデータ処理が行われる。
ＲＡＳ信号が活性状態を維持している間、ＣＡＳ(Colum
n Address Strobe) 信号がトグリング(toggling)され、
このときに入力される相異する列アドレス信号（Ｙ）に
より、１つの行に連結されている多数のメモリセルに対
する高速データ処理が可能である。ＲＡＳ信号とＣＡＳ
信号が全て不活性高レベル状態に行くと、１つのページ
に対する動作が完了する。
の動作タイミング図である。高速ページモードでは、Ｒ
ＡＳ(Row Address Strobe)信号が活性状態の低レベルに
変わるときに指定された行アドレス信号（Ｘ）により定
められる１つのページを単位でデータ処理が行われる。
ＲＡＳ信号が活性状態を維持している間、ＣＡＳ(Colum
n Address Strobe) 信号がトグリング(toggling)され、
このときに入力される相異する列アドレス信号（Ｙ）に
より、１つの行に連結されている多数のメモリセルに対
する高速データ処理が可能である。ＲＡＳ信号とＣＡＳ
信号が全て不活性高レベル状態に行くと、１つのページ
に対する動作が完了する。
【０００４】ＷＥ(Write Enable)信号は、メモリ素子の
読出信号書込動作を制御するが、図１のように、ＷＥ信
号が高レベルである場合には、読出動作が行われる。Ｒ
ＡＳ信号が低レベルに変わる瞬間から１番目データが出
力されるまでの時間をｔRAC(Access time from RAS)、
ＣＡＳ信号が低レベルに変わる瞬間から１番目データが
出力されるまでの時間をｔCAC (Access time from CA
S)、列アドレス信号が入力される瞬間から１番目データ
が出力されるまでの時間をｔAA (Access time from Col
umn Address)というが、メモリ素子の動作速度は、通常
このＡＣパラメータにより決定される。１つのページ内
でトグリングされるＣＡＳ信号の周期は、高速ページモ
ードのサイクル時間を決定するので、ｔPC(Fast Page m
ode cycletime) と表示し、ｔCP (CAS precharge time)
は、ＣＡＳ信号が不活性高レベルを維持している時
間、即ちＣＡＳ信号がプリチャージ(precharge) 状態に
ある時間を意味する。ｔPCとｔCPを短くすると、データ
の出力時間も早くなるので、ｔ PCとｔCPも高速ページモ
ードの動作速度を決定するパラメータである。
読出信号書込動作を制御するが、図１のように、ＷＥ信
号が高レベルである場合には、読出動作が行われる。Ｒ
ＡＳ信号が低レベルに変わる瞬間から１番目データが出
力されるまでの時間をｔRAC(Access time from RAS)、
ＣＡＳ信号が低レベルに変わる瞬間から１番目データが
出力されるまでの時間をｔCAC (Access time from CA
S)、列アドレス信号が入力される瞬間から１番目データ
が出力されるまでの時間をｔAA (Access time from Col
umn Address)というが、メモリ素子の動作速度は、通常
このＡＣパラメータにより決定される。１つのページ内
でトグリングされるＣＡＳ信号の周期は、高速ページモ
ードのサイクル時間を決定するので、ｔPC(Fast Page m
ode cycletime) と表示し、ｔCP (CAS precharge time)
は、ＣＡＳ信号が不活性高レベルを維持している時
間、即ちＣＡＳ信号がプリチャージ(precharge) 状態に
ある時間を意味する。ｔPCとｔCPを短くすると、データ
の出力時間も早くなるので、ｔ PCとｔCPも高速ページモ
ードの動作速度を決定するパラメータである。
【０００５】図２は、ＥＤＯモードで動作するメモリ素
子の動作タイミング図である。ＥＤＯ動作モードでは、
高速ページモードと同様に、ＲＡＳ信号により定められ
るページ単位で動作が行われる。高速ページモードとは
別に、ＣＡＳ信号がプリチャージされても、出力バッフ
ァは、以前のデータを維持し続けた後、次のサイクルが
進行されてから次のデータを出力するため、ＣＡＳ信号
のプリチャージによるデータプリチャージを防止するこ
とにより、結果的にデータ引出時間を低減することがで
き、動作サイクル時間を減少させることができる。
子の動作タイミング図である。ＥＤＯ動作モードでは、
高速ページモードと同様に、ＲＡＳ信号により定められ
るページ単位で動作が行われる。高速ページモードとは
別に、ＣＡＳ信号がプリチャージされても、出力バッフ
ァは、以前のデータを維持し続けた後、次のサイクルが
進行されてから次のデータを出力するため、ＣＡＳ信号
のプリチャージによるデータプリチャージを防止するこ
とにより、結果的にデータ引出時間を低減することがで
き、動作サイクル時間を減少させることができる。
【０００６】したがって、ＥＤＯメモリ素子では、ｔ
RAC 、ｔCAC 、ｔAAのようなパラメータ以外に、ＣＡＳ
信号が活性状態となった後、以前データを維持する時間
ｔDOH(Data out put hold time)、ＣＡＳ信号がプリチ
ャージされた後、次のデータが出る時間ｔCPA (Access
time from CAS precharge)、ｔHPC (Hyper page cyclet
ime) 、ｔCP(CAS precharge time)等が考慮対象にな
る。
RAC 、ｔCAC 、ｔAAのようなパラメータ以外に、ＣＡＳ
信号が活性状態となった後、以前データを維持する時間
ｔDOH(Data out put hold time)、ＣＡＳ信号がプリチ
ャージされた後、次のデータが出る時間ｔCPA (Access
time from CAS precharge)、ｔHPC (Hyper page cyclet
ime) 、ｔCP(CAS precharge time)等が考慮対象にな
る。
【０００７】
【発明が解決しようとする課題】このように、拡張ペー
ジモードとＥＤＯ動作モードの実現等によりメモリ素子
の動作速度が速くなると、メモリ素子を検査するための
検査装置も高速化されるべきである。しかし、高速の検
査装置は値段が高いため、多くの設備投資を必要とする
ので、従来の低速検査装置を用いて高速で動作するメモ
リ素子を検査することができる方法が必要となる。
ジモードとＥＤＯ動作モードの実現等によりメモリ素子
の動作速度が速くなると、メモリ素子を検査するための
検査装置も高速化されるべきである。しかし、高速の検
査装置は値段が高いため、多くの設備投資を必要とする
ので、従来の低速検査装置を用いて高速で動作するメモ
リ素子を検査することができる方法が必要となる。
【０００８】例えば、半導体メモリ素子を検査するため
の検査装置であって、日本のミナト社製のＭ９６００検
査装置は、最大周波数が３３MHz(30ns) であり、使用可
能なレートの範囲が３０ns(nano seconds)〜４ms(milli
seconds) であるため、現在１６Ｍ ＤＲＡＭのＥＤＯ
５０ns信号６０ns検査項目ページ読出信号書込におけ
る動作サイクル時間ｔHPC (hyper page cycle time) ２
０ns信号２５nsを実現することができない。そこで、ク
ロック変調技法を利用すると、低速の検査装置により高
速のメモリ素子を検査することが可能になる。
の検査装置であって、日本のミナト社製のＭ９６００検
査装置は、最大周波数が３３MHz(30ns) であり、使用可
能なレートの範囲が３０ns(nano seconds)〜４ms(milli
seconds) であるため、現在１６Ｍ ＤＲＡＭのＥＤＯ
５０ns信号６０ns検査項目ページ読出信号書込におけ
る動作サイクル時間ｔHPC (hyper page cycle time) ２
０ns信号２５nsを実現することができない。そこで、ク
ロック変調技法を利用すると、低速の検査装置により高
速のメモリ素子を検査することが可能になる。
【０００９】しかるに、Ｍ９６００のように、最大周波
数が低い検査装置を用いて高速ページモードやＥＤＯモ
ードで動作するメモリ素子を検査する場合、高速の検査
装置で使用された検査サイクルタイミングを低周波数検
査装置にそのまま適用することになると、高周波数で各
々のクロック間に干渉が生じて検査すべき素子に正確な
タイミングを印可することができない。
数が低い検査装置を用いて高速ページモードやＥＤＯモ
ードで動作するメモリ素子を検査する場合、高速の検査
装置で使用された検査サイクルタイミングを低周波数検
査装置にそのまま適用することになると、高周波数で各
々のクロック間に干渉が生じて検査すべき素子に正確な
タイミングを印可することができない。
【００１０】したがって、本発明の目的は、低速検査装
置の検査サイクルのタイミング制約を克服し、高速メモ
リ素子を検査することができる検査方法を提供すること
にある。本発明の他の目的は、検査装置から供給される
クロック信号の使用限界を定めた制限条件を設定し、こ
れに適合する検査サイクルタイミングを構成して高速メ
モリ素子を効果的に検査することができる検査方法を提
供することにある。
置の検査サイクルのタイミング制約を克服し、高速メモ
リ素子を検査することができる検査方法を提供すること
にある。本発明の他の目的は、検査装置から供給される
クロック信号の使用限界を定めた制限条件を設定し、こ
れに適合する検査サイクルタイミングを構成して高速メ
モリ素子を効果的に検査することができる検査方法を提
供することにある。
【００１１】
【課題を解決するための手段】本発明によると、低速の
検査装置を使用した高速メモリ検査で発生するクロック
信号間の干渉を防止し、新たな検査サイクルタイミング
を実現するため、ドライバスイッチと比較器スイッチを
制御するシフト信号を一定の制限条件内で調整し、比較
器をイネーブルさせるために使用されるストローブ信号
の使用可能領域を広め、各々の検査サイクルに使用され
るクロック信号に対する新たな制限条件を設定する。
検査装置を使用した高速メモリ検査で発生するクロック
信号間の干渉を防止し、新たな検査サイクルタイミング
を実現するため、ドライバスイッチと比較器スイッチを
制御するシフト信号を一定の制限条件内で調整し、比較
器をイネーブルさせるために使用されるストローブ信号
の使用可能領域を広め、各々の検査サイクルに使用され
るクロック信号に対する新たな制限条件を設定する。
【００１２】クロック信号の制限条件は、ストローブ信
号が検査サイクル内にある１レート条件動作タイミング
では、読出から書込動作における読出タイミングのシフ
ト信号が次のサイクルのＷＥ開始時間より小さいか、同
じであるべきであり、同様に、書込から読出動作におけ
る書込タイミングのシフト信号が、次のサイクルのＯＥ
(Output Enable) 開始時間より小さいか同じであるべき
である。
号が検査サイクル内にある１レート条件動作タイミング
では、読出から書込動作における読出タイミングのシフ
ト信号が次のサイクルのＷＥ開始時間より小さいか、同
じであるべきであり、同様に、書込から読出動作におけ
る書込タイミングのシフト信号が、次のサイクルのＯＥ
(Output Enable) 開始時間より小さいか同じであるべき
である。
【００１３】一方、ストローブ信号が検査サイクル外部
にある２レート条件では、不使用領域を移動させるため
の最大シフトクロックは、”次の検査サイクル−不使用
領域”という条件を満足しなければならないし、最少シ
フトクロックは、１レート動作での条件を考慮すると、
検査サイクルがストローブより不使用領域以上に大きく
なければならないし、このため、不使用領域を遅延させ
てストロープの領域を保障するため、“検査サイクル＋
シフトクロック≧ストローブ＋不使用領域”という条件
を満足しなければならない。
にある２レート条件では、不使用領域を移動させるため
の最大シフトクロックは、”次の検査サイクル−不使用
領域”という条件を満足しなければならないし、最少シ
フトクロックは、１レート動作での条件を考慮すると、
検査サイクルがストローブより不使用領域以上に大きく
なければならないし、このため、不使用領域を遅延させ
てストロープの領域を保障するため、“検査サイクル＋
シフトクロック≧ストローブ＋不使用領域”という条件
を満足しなければならない。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明を詳
しく説明する。図３は、検査装置で使用されるＩ／Ｏ及
びドライバ(driver)用回路基板の概略回路図である。上
述したＭ９６００検査装置の場合、全て１０個の汎用ク
ロックが供給されるが、汎用クロックは、ＲＡＳ信号、
ＣＡＳ信号、行アドレス、列アドレス、ＷＥ(Write Ena
ble)信号、ＯＥ(Output Enable) 信号、ストローブ、シ
フト、３−状態(tri-state) 信号として各々使用され
る。ＲＡＳ信号とＣＡＳ信号は、各々メモリ素子の行ア
ドレスに関連する動作と、列アドレスに関連する動作を
制御するための信号である。ＷＥ信号及びＯＥ信号は、
メモリ素子の読取信号書込動作を制御する信号である。
また、ストローブ信号は、メモリ素子のデータ出力信号
値を基準信号値と比較する比較器をイネーブルさせるた
めの信号である。シフト信号は、メモリ素子のデータ入
出力端子がドライバまたは比較器と選択的に連結される
ように制御する役割をし、３−状態信号は、メモリ素子
の出力バッファをデータ’０’または’１’でない３−
状態に作る役割をする。
しく説明する。図３は、検査装置で使用されるＩ／Ｏ及
びドライバ(driver)用回路基板の概略回路図である。上
述したＭ９６００検査装置の場合、全て１０個の汎用ク
ロックが供給されるが、汎用クロックは、ＲＡＳ信号、
ＣＡＳ信号、行アドレス、列アドレス、ＷＥ(Write Ena
ble)信号、ＯＥ(Output Enable) 信号、ストローブ、シ
フト、３−状態(tri-state) 信号として各々使用され
る。ＲＡＳ信号とＣＡＳ信号は、各々メモリ素子の行ア
ドレスに関連する動作と、列アドレスに関連する動作を
制御するための信号である。ＷＥ信号及びＯＥ信号は、
メモリ素子の読取信号書込動作を制御する信号である。
また、ストローブ信号は、メモリ素子のデータ出力信号
値を基準信号値と比較する比較器をイネーブルさせるた
めの信号である。シフト信号は、メモリ素子のデータ入
出力端子がドライバまたは比較器と選択的に連結される
ように制御する役割をし、３−状態信号は、メモリ素子
の出力バッファをデータ’０’または’１’でない３−
状態に作る役割をする。
【００１５】現在検査が進行されている素子４０(DUT;D
evice Under Test) のデータ入出力ピンＤＱには、検査
装置のＩ／Ｏ及びドライバ用回路基板に形成されている
ドライバ１０と比較器２０、２２との両方に連結されて
いる。素子４０が書込動作モードの場合、ドライバ１
０、バッファ１２、ドライバスイッチ１４を介してデー
タが素子に入力され、素子４０が読出動作モードの場
合、素子４０のデータ入出力ピンＤＱを介して出力され
るデータが、ＶOH比較器２０とＶOL比較器２２に入力さ
れて基準値と比較される。ＶOH基準値は、素子が高レベ
ルと認識することができる最少電圧を意味し、ＶOL基準
値は、素子が低レベルと認識することができる最大電圧
を意味する。
evice Under Test) のデータ入出力ピンＤＱには、検査
装置のＩ／Ｏ及びドライバ用回路基板に形成されている
ドライバ１０と比較器２０、２２との両方に連結されて
いる。素子４０が書込動作モードの場合、ドライバ１
０、バッファ１２、ドライバスイッチ１４を介してデー
タが素子に入力され、素子４０が読出動作モードの場
合、素子４０のデータ入出力ピンＤＱを介して出力され
るデータが、ＶOH比較器２０とＶOL比較器２２に入力さ
れて基準値と比較される。ＶOH基準値は、素子が高レベ
ルと認識することができる最少電圧を意味し、ＶOL基準
値は、素子が低レベルと認識することができる最大電圧
を意味する。
【００１６】比較器２０、２２の比較時点は、第２スキ
ュー(skew)調整回路２６を介して入力されるストローブ
信号により決定される。一方、ストローブ信号は、汎用
クロックの１つであって、検査装置のタイミング発生器
で作られて比較器に供給される。ストローブ信号の供給
遅延時間のため、ストローブ信号を使用することができ
ないタイミング区間が存在するが、これを不使用領域(d
ead zone) という。例えば、不使用領域内で検査サイク
ルがリセットされると、比較器にストローブ信号が到達
することができないので、素子４０からのデータ出力を
検査することができず、素子を不良として処理する。不
使用領域は、上述したＭ９６００検査装置の場合、検査
周期が終わる前１０nsである。このような不使用領域を
移動させてストローブ信号の使用可能範囲を広めるため
に使用されるものがシフト信号である。このシフト信号
は、第１スキュー調整回路１８を介してドライバスイッ
チ１４と比較器スイッチ１６の開閉を制御する。
ュー(skew)調整回路２６を介して入力されるストローブ
信号により決定される。一方、ストローブ信号は、汎用
クロックの１つであって、検査装置のタイミング発生器
で作られて比較器に供給される。ストローブ信号の供給
遅延時間のため、ストローブ信号を使用することができ
ないタイミング区間が存在するが、これを不使用領域(d
ead zone) という。例えば、不使用領域内で検査サイク
ルがリセットされると、比較器にストローブ信号が到達
することができないので、素子４０からのデータ出力を
検査することができず、素子を不良として処理する。不
使用領域は、上述したＭ９６００検査装置の場合、検査
周期が終わる前１０nsである。このような不使用領域を
移動させてストローブ信号の使用可能範囲を広めるため
に使用されるものがシフト信号である。このシフト信号
は、第１スキュー調整回路１８を介してドライバスイッ
チ１４と比較器スイッチ１６の開閉を制御する。
【００１７】シフト信号の使用は、検査サイクルの周波
数が高まるほど使用範囲が厳格に制限され、使用範囲か
ら外れると、検査装置から供給するクロック信号間に干
渉が発生して正確な検査サイクルタイミングを素子に印
可することができなくなる。以下では、ストローブクロ
ック信号とシフトクロック信号の使用制限条件を高速ペ
ージＤＲＡＭとＥＤＯ ＤＲＡＭに対して各々区分して
説明する。
数が高まるほど使用範囲が厳格に制限され、使用範囲か
ら外れると、検査装置から供給するクロック信号間に干
渉が発生して正確な検査サイクルタイミングを素子に印
可することができなくなる。以下では、ストローブクロ
ック信号とシフトクロック信号の使用制限条件を高速ペ
ージＤＲＡＭとＥＤＯ ＤＲＡＭに対して各々区分して
説明する。
【００１８】図４は、ストローブ信号が検査周期内にあ
る１レート条件で動作する高速ページモードＤＲＡＭの
動作タイミング図である。ＥＤＯ ＤＲＡＭだけでな
く、高速ページモードＤＲＡＭは、上述したように、１
つの行アドレスにより定められるページ単位で動作が行
われるが、１つのページは、ページインサイクル、ペー
ジツーページサイクル、ページアウトサイクルから構成
される。ページインサイクルは、ＲＡＳ信号とＣＡＳ信
号が全て低レベル（活性レベル）に変わり、１つのペー
ジが始まるサイクルであり、反対に、ＲＡＳ信号とＣＡ
Ｓ信号が全て高レベル（プリチャージレベル）に変わる
ページアウトサイクルは、１つのページが終わる区間で
ある。ページインサイクルとページアウトサイクルとの
間にあるページツーページサイクルでは、ＲＡＳ信号が
低レベルを維持し続けており、ＣＡＳ信号だけが一定の
周期でトグリングする。
る１レート条件で動作する高速ページモードＤＲＡＭの
動作タイミング図である。ＥＤＯ ＤＲＡＭだけでな
く、高速ページモードＤＲＡＭは、上述したように、１
つの行アドレスにより定められるページ単位で動作が行
われるが、１つのページは、ページインサイクル、ペー
ジツーページサイクル、ページアウトサイクルから構成
される。ページインサイクルは、ＲＡＳ信号とＣＡＳ信
号が全て低レベル（活性レベル）に変わり、１つのペー
ジが始まるサイクルであり、反対に、ＲＡＳ信号とＣＡ
Ｓ信号が全て高レベル（プリチャージレベル）に変わる
ページアウトサイクルは、１つのページが終わる区間で
ある。ページインサイクルとページアウトサイクルとの
間にあるページツーページサイクルでは、ＲＡＳ信号が
低レベルを維持し続けており、ＣＡＳ信号だけが一定の
周期でトグリングする。
【００１９】１レート条件動作タイミングでは、読出動
作と書込動作とが繰返され、ストローブ信号が発生する
時点は、”ストローブ信号≦検査サイクル−不使用領
域”という条件を満足しなければならない。その理由
は、上述したように、ストローブ信号が実際比較器に伝
達されるのにかかる遅延時間のためである。例えば、図
４のページツーページ読出動作モードにおいて、ストロ
ーブ信号を４５nsに検査装置から出力したとすれば、ス
トローブ信号は、１０ns遅延された５５nsに比較器（図
３の２０、２２）に到達して比較器をイネーブルさせ
る。比較器がイネーブルされると、検査すべき素子から
出力されるデータに対する検査が始まる。しかるに、Ｃ
ＡＳ信号が５５nsになると、不活性高レベルに変わり、
このようなＣＡＳ信号の転移によって動作モードがペー
ジツーページ読出からページツーページ書込モードにリ
セットされ、比較器がディスエーブルされるので、比較
器によるデータ出力の比較は行われなくなる。したがっ
て、ストローブ信号は、各検査周期から不使用領域を抜
けた時間より前に使用されるべきである。
作と書込動作とが繰返され、ストローブ信号が発生する
時点は、”ストローブ信号≦検査サイクル−不使用領
域”という条件を満足しなければならない。その理由
は、上述したように、ストローブ信号が実際比較器に伝
達されるのにかかる遅延時間のためである。例えば、図
４のページツーページ読出動作モードにおいて、ストロ
ーブ信号を４５nsに検査装置から出力したとすれば、ス
トローブ信号は、１０ns遅延された５５nsに比較器（図
３の２０、２２）に到達して比較器をイネーブルさせ
る。比較器がイネーブルされると、検査すべき素子から
出力されるデータに対する検査が始まる。しかるに、Ｃ
ＡＳ信号が５５nsになると、不活性高レベルに変わり、
このようなＣＡＳ信号の転移によって動作モードがペー
ジツーページ読出からページツーページ書込モードにリ
セットされ、比較器がディスエーブルされるので、比較
器によるデータ出力の比較は行われなくなる。したがっ
て、ストローブ信号は、各検査周期から不使用領域を抜
けた時間より前に使用されるべきである。
【００２０】図４に示すように、メモリ素子の読出動作
と書込動作が繰返される間、素子のデータ入出力ピン
は、ドライバスイッチ及び比較器スイッチにより検査装
置のＩ／Ｏ及びドライバユニットに連結されるか、また
は比較器に連結される。シフト信号を使用すると、素子
のデータ入出力ピンは、シフト信号の伝達遅延時間が経
った後、ドライバユニットまたは比較器に連結される。
したがって、読出信号書込動作が繰返されるとき、読出
タイミングのシフト信号が次の書込動作タイミングのＷ
Ｅ開始時間よりもっと大きければ、ＷＥ信号がイネーブ
ルされる時点で、素子の入出力ピンは比較器に連結され
た状態であり、ドライバから供給される入力データは素
子に印可されることができない。
と書込動作が繰返される間、素子のデータ入出力ピン
は、ドライバスイッチ及び比較器スイッチにより検査装
置のＩ／Ｏ及びドライバユニットに連結されるか、また
は比較器に連結される。シフト信号を使用すると、素子
のデータ入出力ピンは、シフト信号の伝達遅延時間が経
った後、ドライバユニットまたは比較器に連結される。
したがって、読出信号書込動作が繰返されるとき、読出
タイミングのシフト信号が次の書込動作タイミングのＷ
Ｅ開始時間よりもっと大きければ、ＷＥ信号がイネーブ
ルされる時点で、素子の入出力ピンは比較器に連結され
た状態であり、ドライバから供給される入力データは素
子に印可されることができない。
【００２１】したがって、読出から書込動作において、
読出タイミングのシフト信号は、次のサイクルのＷＥ開
始時間より小さいか、同一であるべきであり、同様に、
書込から読出動作において、書込タイミングのシフト信
号は、次のサイクルのＯＥ(Output Enable) 開始時間よ
り小さいか、同一であるべきである。シフト信号は、例
えばディスエーブルの際、データ’０’の状態を維持
し、インエーブルの際、’１’となる。イネーブルされ
たシフト信号がドライバスイッチ及び比較器スイッチを
調節することにより、素子のデータ入出力端子がドライ
バまたは比較器に連結されることを遅延させる。例え
ば、素子の書込動作モードサイクルでは、シフトクロッ
クが５nsに設定されているとすれば、次のサイクルが始
まった後、５nsの間、素子のデータ入出力端子はドライ
バに連結された状態になる。素子の読出動作モードサイ
クルでシフトクロック５nsが適用されると、次のサイク
ルが始まった後、５nsの間、素子のデータ入出力端子が
比較器に連結された状態になり、シフトクロックが使用
されるほど、ドライバスイッチと比較器スイッチが遅延
されて動作することになる。
読出タイミングのシフト信号は、次のサイクルのＷＥ開
始時間より小さいか、同一であるべきであり、同様に、
書込から読出動作において、書込タイミングのシフト信
号は、次のサイクルのＯＥ(Output Enable) 開始時間よ
り小さいか、同一であるべきである。シフト信号は、例
えばディスエーブルの際、データ’０’の状態を維持
し、インエーブルの際、’１’となる。イネーブルされ
たシフト信号がドライバスイッチ及び比較器スイッチを
調節することにより、素子のデータ入出力端子がドライ
バまたは比較器に連結されることを遅延させる。例え
ば、素子の書込動作モードサイクルでは、シフトクロッ
クが５nsに設定されているとすれば、次のサイクルが始
まった後、５nsの間、素子のデータ入出力端子はドライ
バに連結された状態になる。素子の読出動作モードサイ
クルでシフトクロック５nsが適用されると、次のサイク
ルが始まった後、５nsの間、素子のデータ入出力端子が
比較器に連結された状態になり、シフトクロックが使用
されるほど、ドライバスイッチと比較器スイッチが遅延
されて動作することになる。
【００２２】一方、図４において、書込サイクルに使用
されるストローブ信号は、何らの役割もしない。検査サ
イクルが書込タイミングで動作するとき、検査サイクル
が始まる時点で、ＷＥ信号の論理値’１’がＡＬＰＧ(A
lgorithm Pattern Generator; Test Pattern Generator
ともいう) から出ることになり、タイミング発生器（Ｔ
Ｇ；Timing Generator）によりイネーブル信号ディスエ
ーブルされる時点が決定される。したがって、もしタイ
ミングが書込サイクルであれば、ストローブ信号自体が
ＡＬＰＧから出ないので、たとえタイミングではＡＬＰ
Ｇから出るように具現したとしても比較器は動作せず、
結局ストローブ信号は書込サイクルだけで所定の機能を
することになる。
されるストローブ信号は、何らの役割もしない。検査サ
イクルが書込タイミングで動作するとき、検査サイクル
が始まる時点で、ＷＥ信号の論理値’１’がＡＬＰＧ(A
lgorithm Pattern Generator; Test Pattern Generator
ともいう) から出ることになり、タイミング発生器（Ｔ
Ｇ；Timing Generator）によりイネーブル信号ディスエ
ーブルされる時点が決定される。したがって、もしタイ
ミングが書込サイクルであれば、ストローブ信号自体が
ＡＬＰＧから出ないので、たとえタイミングではＡＬＰ
Ｇから出るように具現したとしても比較器は動作せず、
結局ストローブ信号は書込サイクルだけで所定の機能を
することになる。
【００２３】図５は、ストローブ信号が検査周期外部に
ある２レート条件で動作するＥＤＯＤＲＡＭの動作タイ
ミング図である。上述したように、ＥＤＯ動作モード
は、ＲＡＳ信号、ＣＡＳ信号がディスエーブルされて
も、データがリセットされるものでなく、次のサイクル
のＲＡＳ信号、ＣＡＳ信号がイネーブルされる時点でデ
ータがリセットされる特性がある。ＲＡＳ信号、ＣＡＳ
信号がディスエーブルされてからデータが維持される時
間がｔDOH であり、検査工程ではこれを検査しなければ
ならないので、ストローブが次のサイクルに移転すべき
である。このように、検査装置のストローブ信号が次の
検査サイクルに移転する素子を検査する場合、検査速度
が速くなるほど、検査装置から供給される汎用クロック
中、シフト、ストローブのような検査サイクルと関係が
深いクロックに対して新たな制限条件が発生する。図５
のタイミングは、ＥＤＯ ｔDOH を検査する項目であっ
て、ページツーページで読出動作が繰返されるパターン
が適用されている。
ある２レート条件で動作するＥＤＯＤＲＡＭの動作タイ
ミング図である。上述したように、ＥＤＯ動作モード
は、ＲＡＳ信号、ＣＡＳ信号がディスエーブルされて
も、データがリセットされるものでなく、次のサイクル
のＲＡＳ信号、ＣＡＳ信号がイネーブルされる時点でデ
ータがリセットされる特性がある。ＲＡＳ信号、ＣＡＳ
信号がディスエーブルされてからデータが維持される時
間がｔDOH であり、検査工程ではこれを検査しなければ
ならないので、ストローブが次のサイクルに移転すべき
である。このように、検査装置のストローブ信号が次の
検査サイクルに移転する素子を検査する場合、検査速度
が速くなるほど、検査装置から供給される汎用クロック
中、シフト、ストローブのような検査サイクルと関係が
深いクロックに対して新たな制限条件が発生する。図５
のタイミングは、ＥＤＯ ｔDOH を検査する項目であっ
て、ページツーページで読出動作が繰返されるパターン
が適用されている。
【００２４】不使用領域を移動させるための最大シフト
クロックは、”次の検査サイクル−不使用領域”という
条件を満足しなければならないし、最少シフトクロック
は、１レート動作での条件を考慮すると、検査サイクル
が不使用領域以上に大きくなければならない。このた
め、不使用領域（１０ns）を遅延させてストローブの領
域を保障するため、”検査サイクル＋シフトクロック≧
ストローブ＋不使用領域”という条件を満足しなければ
ならない。したがって、図６に示すように、検査サイク
ルが４８nsであり、ストローブが６０nsであるとき、上
記の２つの条件を満足するためのシフトクロックは、”
２２ns≦シフトクロック≦３８ns”を満足しなければな
らない。
クロックは、”次の検査サイクル−不使用領域”という
条件を満足しなければならないし、最少シフトクロック
は、１レート動作での条件を考慮すると、検査サイクル
が不使用領域以上に大きくなければならない。このた
め、不使用領域（１０ns）を遅延させてストローブの領
域を保障するため、”検査サイクル＋シフトクロック≧
ストローブ＋不使用領域”という条件を満足しなければ
ならない。したがって、図６に示すように、検査サイク
ルが４８nsであり、ストローブが６０nsであるとき、上
記の２つの条件を満足するためのシフトクロックは、”
２２ns≦シフトクロック≦３８ns”を満足しなければな
らない。
【００２５】下記の表１は、最大周波数がＥＤＯ素子の
動作速度より大きい検査装置を用いて実際不良と判定さ
れた素子をＭ９６００検査装置及び本発明の検査方法に
より検査した結果を示す。
動作速度より大きい検査装置を用いて実際不良と判定さ
れた素子をＭ９６００検査装置及び本発明の検査方法に
より検査した結果を示す。
【００２６】
【表１】
【００２７】この結果は、最大周波数が６６MHz である
ＡＤＶＡＮ社製のＸ−９０６２検査装置を用いて不良と
判定された３００３個のメモリ素子のうち、ＥＤＯ動作
と関連する不良素子７４個を対象として、Ｍ９６００検
査装置及び本発明によるクロック変調、新たなクロック
限界によるタイミングを適用して再検査したものであ
る。検査結果、速度不良が２０個、ＣＢＲ(CAS Before
RAS)タイミングｔRP(RASprecharge time)マージン(marg
in)不良が４６個、ＥＤＯ ｔDOH 不良が８つであっ
て、実際不良７４個を全て検出することができた。
ＡＤＶＡＮ社製のＸ−９０６２検査装置を用いて不良と
判定された３００３個のメモリ素子のうち、ＥＤＯ動作
と関連する不良素子７４個を対象として、Ｍ９６００検
査装置及び本発明によるクロック変調、新たなクロック
限界によるタイミングを適用して再検査したものであ
る。検査結果、速度不良が２０個、ＣＢＲ(CAS Before
RAS)タイミングｔRP(RASprecharge time)マージン(marg
in)不良が４６個、ＥＤＯ ｔDOH 不良が８つであっ
て、実際不良７４個を全て検出することができた。
【００２８】
【発明の効果】以上説明したように、本発明によると、
検査装置の最大周波数による限界を克服し、高速のメモ
リ素子を低速の検査装置で検査することができるので、
検査工程に必要な設備投資を大幅低減することができ、
検査時間を短縮することができるので、生産性が向上す
る。
検査装置の最大周波数による限界を克服し、高速のメモ
リ素子を低速の検査装置で検査することができるので、
検査工程に必要な設備投資を大幅低減することができ、
検査時間を短縮することができるので、生産性が向上す
る。
【図１】高速ページモードで動作する一般的なＤＲＡＭ
素子の動作タイミング図である。
素子の動作タイミング図である。
【図２】ＥＤＯモードで動作する一般的なＤＲＡＭ素子
の動作タイミング図である。
の動作タイミング図である。
【図３】検査装置のＩ／Ｏ及びドライバ用回路基板の概
略回路図である。
略回路図である。
【図４】ストローブ信号が検査周期内にある１レート条
件で動作する高速ページモードＤＲＡＭの動作タイミン
グ図である。
件で動作する高速ページモードＤＲＡＭの動作タイミン
グ図である。
【図５】ストローブ信号が検査周期外部にある２レート
条件で動作するＥＤＯ ＤＲＡＭの動作タイミング図で
ある。
条件で動作するＥＤＯ ＤＲＡＭの動作タイミング図で
ある。
【符号の説明】 １０ ドライバ １２ バッファ １４ ドライバスイッチ １６ 比較器スイッチ １８ 第１スキュー調整回路 ２０ ＶOH比較器 ２２ ＶOL比較器 ２６ 第２スキュー調整回路 ４０ 検査対象素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 方 正浩 大韓民国忠清南道天安市神斧洞代笠ハンド ルアパート207洞401号
Claims (7)
- 【請求項１】 複数の汎用クロック信号を発生する検査
装置を用いて半導体メモリ素子を検査する検査方法にお
いて、 前記複数の汎用クロック信号は、メモリ素子の特定メモ
リ位置を指定するための行アドレス信号及び列アドレス
信号と、前記メモリ素子の行アドレスと関連する動作を
制御するＲＡＳ信号と、前記メモリ素子の列アドレスと
関連する動作を制御するＣＡＳ信号と、前記メモリ素子
の読出動作及び書込み動作を制御するＷＥ信号及びＯＥ
信号と、ストローブ信号と、シフト信号とを含み、 前記検査装置は、前記メモリ素子に入力データを供給す
るドライバと、前記ストローブ信号が入力されてイネー
ブルされ、前記メモリ素子の出力データを基準値と比較
する比較器と、前記シフト信号により制御され、前記ド
ライバと前記メモリ素子との間に連結されるドライバス
イッチと、前記シフト信号により制御され、前記比較器
と前記メモリ素子との間に連結される比較器スイッチと
を備える検査用回路基板を備え、 前記メモリ素子を検査するための検査サイクルタイミン
グには、前記ストローブ信号が前記比較器に到達するの
にかかる遅延時間に起因してストローブ信号を使用する
ことができない不使用領域が存在し、前記シフト信号を
所定の制限時間内で調整することにより、前記ストロー
ブ信号の使用可能領域が拡張されるように前記検査サイ
クルタイミングを構成することを特徴とする半導体メモ
リ素子の検査方法。 - 【請求項２】 前記メモリ素子は、前記ＲＡＳ信号と前
記ＣＡＳ信号とが活性状態に転移するページインサイク
ルと、前記ＲＡＳ信号が活性状態を維持し、前記ＣＡＳ
信号がトグリングするページツーページサイクルと、前
記ＲＡＳ信号と前記ＣＡＳ信号とが不活性状態に転移す
るページアウトサイクルとから構成されるページ単位で
動作し、前記ストローブ信号は、該当検査サイクル内に
位置し、各サイクルの周期から前記不使用領域を抜けた
時間前に発生することを特徴とする請求項１に記載の検
査方法。 - 【請求項３】 前記検査サイクルタイミングは、検査サ
イクルが読出動作と書込動作とを順に繰返すサイクルで
ある場合、前記読出動作のシフト信号は、次の書込動作
のＷＥ開始より小さいか、同一である制限条件内で調整
されることを特徴とする請求項２に記載の検査方法。 - 【請求項４】 前記検査サイクルタイミングは、検査サ
イクルが読出動作と書込動作とを順に繰返すサイクルで
ある場合、前記書込動作のシフト信号は、次の読出動作
のＯＥ開始より小さいか、同一である制限条件内で調整
されることを特徴とする請求項２に記載の検査方法。 - 【請求項５】 前記比較器は、前記ＣＡＳ信号のデー
タ’１’変換エッジを受けてイネーブルされることを特
徴とする請求項２に記載の検査方法。 - 【請求項６】 前記メモリ素子は、前記ＲＡＳ信号と前
記ＣＡＳ信号とが活性状態に転移するページインサイク
ルと、前記ＲＡＳ信号が活性状態を維持し、前記ＣＡＳ
信号がトグリングするページツーページサイクルと、前
記ＲＡＳ信号と前記ＣＡＳ信号とが不活性状態に転移す
るページアウトサイクルとから構成されるページ単位で
動作し、前記ストローブ信号は該当検査サイクル外部に
位置し、前記検査サイクルタイミングは、検査サイクル
が読出動作を繰返すサイクルである場合、前記シフト信
号は、最大条件”シフト信号≦検査サイクル−不使用領
域”及び最少条件”検査サイクル＋シフトクロック≧ス
トローブ信号＋不使用領域”として定義される制限条件
内で調整されることを特徴とする請求項１に記載の検査
方法。 - 【請求項７】 前記メモリ素子は、拡張データ出力モー
ドで動作することを特徴とする請求項６に記載の検査方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997P29711 | 1997-06-30 | ||
| KR1019970029711A KR100245929B1 (ko) | 1997-06-30 | 1997-06-30 | 클록 사용 제한조건이 설정된 고속 메모리 소자 검사방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1125693A true JPH1125693A (ja) | 1999-01-29 |
| JP3645992B2 JP3645992B2 (ja) | 2005-05-11 |
Family
ID=19512668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31488397A Expired - Fee Related JP3645992B2 (ja) | 1997-06-30 | 1997-11-17 | クロック使用制限条件が設定された高速メモリ素子の検査方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6201746B1 (ja) |
| JP (1) | JP3645992B2 (ja) |
| KR (1) | KR100245929B1 (ja) |
| CN (1) | CN1118071C (ja) |
| TW (1) | TW349226B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179144A (ja) * | 2004-12-24 | 2006-07-06 | Fujitsu Ltd | Ｉｃの高速試験方法及び装置 |
| JP2006214839A (ja) * | 2005-02-03 | 2006-08-17 | Fujitsu Ltd | メモリ内蔵デバイスへのテストパターン発生装置及びテストパターン発生方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4425367B2 (ja) * | 1999-03-15 | 2010-03-03 | 株式会社アドバンテスト | 遅延デバイス |
| KR100529387B1 (ko) * | 2004-04-27 | 2005-11-17 | 주식회사 하이닉스반도체 | 반도체 소자 내 트랜지스터의 스큐 검출 회로 및 방법 |
| KR100617940B1 (ko) * | 2004-08-18 | 2006-09-04 | 손추익 | 치즈염색용 보빈 |
| DE102006040821B4 (de) * | 2006-08-31 | 2012-03-22 | Qimonda Ag | Verfahren und Vorrichtung zum Überprüfen von Ausgangssignalen einer integrierten Schaltung |
| US7409308B2 (en) * | 2006-08-31 | 2008-08-05 | Infineon Technologies Ag | Method and device for verifying output signals of an integrated circuit |
| KR101033491B1 (ko) * | 2010-03-31 | 2011-05-09 | 주식회사 하이닉스반도체 | 반도체 장치 |
| CN106646204B (zh) * | 2016-12-23 | 2019-02-19 | 中国电子产品可靠性与环境试验研究所 | Fpga存储资源测试系统、方法及装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3976940A (en) * | 1975-02-25 | 1976-08-24 | Fairchild Camera And Instrument Corporation | Testing circuit |
| JP2688941B2 (ja) * | 1988-08-29 | 1997-12-10 | 株式会社アドバンテスト | 位相補正装置 |
| US5809034A (en) * | 1996-09-27 | 1998-09-15 | Altera Corporation | Apparatus and method for operating electronic device testing equipment in accordance with a known overall timing accuracy parameter |
-
1997
- 1997-06-30 KR KR1019970029711A patent/KR100245929B1/ko not_active IP Right Cessation
- 1997-11-13 CN CN97122115A patent/CN1118071C/zh not_active Expired - Fee Related
- 1997-11-14 TW TW086117036A patent/TW349226B/zh not_active IP Right Cessation
- 1997-11-17 JP JP31488397A patent/JP3645992B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-30 US US09/107,947 patent/US6201746B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179144A (ja) * | 2004-12-24 | 2006-07-06 | Fujitsu Ltd | Ｉｃの高速試験方法及び装置 |
| JP2006214839A (ja) * | 2005-02-03 | 2006-08-17 | Fujitsu Ltd | メモリ内蔵デバイスへのテストパターン発生装置及びテストパターン発生方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1204127A (zh) | 1999-01-06 |
| CN1118071C (zh) | 2003-08-13 |
| KR19990005513A (ko) | 1999-01-25 |
| US6201746B1 (en) | 2001-03-13 |
| TW349226B (en) | 1999-01-01 |
| JP3645992B2 (ja) | 2005-05-11 |
| KR100245929B1 (ko) | 2000-03-02 |
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