DE102006040821B4

DE102006040821B4 - Verfahren und Vorrichtung zum Überprüfen von Ausgangssignalen einer integrierten Schaltung

Info

Publication number: DE102006040821B4
Application number: DE200610040821
Authority: DE
Inventors: Gerd Frankowsky; Roman Mayr
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2006-08-31
Filing date: 2006-08-31
Publication date: 2012-03-22
Anticipated expiration: 2026-09-01
Also published as: DE102006040821A1

Abstract

Es wird ein Verfahren zum Testen einer integrierten Schaltung beschrieben, das die folgenden Verfahrensschritte umfasst: a) Vergleichen des Signalpegels des Ausgangssignals (sig+, sig–) der integrierten Schaltung (2) mit dem Signalpegel eines Referenzsignals (sig–, sig+, VOL, VOH), wobei ein Vergleichssignal (d_sig, d_sig_n, c_out1, c_out2, c_out3, c_out4) ausgegeben wird, das abhängig davon, ob der aktuelle Signalpegel des Ausgangssignals (sig+, sig–) über oder unter dem aktuellen Signalpegel des Referenzsignals (sig-, sig+, VOL, VOH) liegt, einen ersten oder einen zweiten Wert aufweist; b) Ermitteln des Werts des Vergleichssignals (d_sig, d_sig_on, c_out1, c_out2, c_out3, c_out4) zu einem bestimmten Zeitpunkt (t1, t2, t3); c) Bewerten des zum Zeitpunkt (t1, t2, t3) ermittelten Werts des Vergleichsignals (d_sig, d_sig_n, c_out1, c_out2, c_out3, c_out4) anhand einer Vorgabe; und d) Ausgeben eines Fehlersignals, sofern der ermittelte Wert des Vergleichsignals (d_sig, d_sig_n, c_out1, c_out2, c_out3, c_out4) nicht der Vorgabe entspricht.

Description

Die Erfindung betrifft ein Auswerteverfahren und eine Auswertevorrichtung für Ausgangssignale einer integrierten Schaltung, insbesondere eines digitalen Datensignals einer Halbleiterspeicherschaltung.
Fortschritte bei der Herstellung integrierter Schaltungen haben in der Vergangenheit zu einem exponentiellen Anstieg des Betriebstaktes geführt. Parallel dazu stieg auch die Datenübertragungsgeschwindigkeit dieser Schaltungen exponentiell an. So kommen insbesondere in Halbleiterspeichern neuerer Bauart bereits Datenübertragungsraten im Bereich über 1 Gigabit pro Sekunde auf einem Datenübertragungskanal vor.
Allerdings kommen bei Halbleiterspeicherschaltungen, die mit hohen Frequenzen betrieben werden zunehmend Störfaktoren vor, wie z. B. Signalübersprechen oder elektromagnetische Impulse, die das Erkennen eines Signals erschweren.
Durch die interne Signalverarbeitung einer integrierten Schaltung werden Signale in einer vorgegebenen Weise verarbeitet und als definierte Ausgangssignale ausgegeben. Die Amplitude und der Verlauf des Ausgangssignals der integrierten Schaltung werden durch entsprechende Referenzspannungspegel in der zugehörigen Bausteinspezifikation festgelegt. Beim Lesen des Ausgangsignals kann anhand eines Vergleichs des gemessenen Spannungspegels des Ausgangsignals mit dem Referenzspannungspegel überprüft werden, ob das Ausgangsignal über bzw. unter der durch die Spezifikation vorgegebenen Referenzspannung liegt. Als Ergebnis dieses Vergleichs wird entschieden, ob ein digitales Ausgangssignal eine logische ”1” oder eine logische ”0” darstellt. Aufgrund vielfältiger Einflüsse, die in einem realen System auftreten können, kann es zu kurzzeitigen Signalschwankungen kommen. Dieses wiederum kann zu Fehlern bei der Interpretation der entsprechenden Signale führen. Es ist daher notwendig, solche fehlerhaften Signale und die gegebenenfalls ebenfalls fehlerhaften Schaltungsteile der integrierten Schaltung zu identifizieren. Dies erfolgt in der Regel mithilfe eines Compliance-Tests.
Bei einem herkömmlichen Compliance-Test wird versucht, das Signal mit einer hohen Genauigkeit abzutasten, um eine möglichst genaue Vorstellung vom Signalverlauf zu erhalten. Die einzelnen Messpunkte werden abgespeichert. Anschließend wird anhand der Messdaten der Bereich bestimmt, in dem das Datenauge geöffnet ist. Zum Testen des Signals wird überprüft, ob die durch die Bausteinspezifikation definierte Maske in das aus den Messdaten rekonstruierte Datenauge passt. Da die Genauigkeit eines solchen Testverfahrens in erster Linie durch die Menge der erfassten Messdaten bestimmt wird, muss zwangsläufig versucht werden, das Signal mit einer möglichst hohen Abtastfrequenz und Auflösung zu erfassen. Aufgrund des für eine solche Messung notwendige technischen und zeitlichen Aufwands, ist das herkömmliche Testverfahren nicht für die Produktion im Hochvolumen geeignet. Vielmehr wird der Compliance-Test bisher in einem separaten Verfahren durchgeführt, das der Produktion nachgeschaltet ist. Dies erfordert zusätzliche Testzeit.
Allerdings ist eine detaillierte Erfassung der Zeit-/Spannungswerte nur im Falle der Charakterisierung eines Bausteins sinnvoll, insbesondere wenn durch die genaue Analyse des Datenauges bestimmte Eigenschaften des Bausteins analysiert werden sollen. Für die Produktion im Hochvolumen ist diese Art von Analyse jedoch nicht erforderlich. Hier reicht bereits ein einfaches ”pass/fail”-Ergebnis, mit dem eine Aussage möglich ist, ob das Ausgangssignal des betreffenden Bausteins der Spezifikation entspricht oder nicht.
Aus der US 6 201 746 B1 ist ein Testverfahren für schnelle Speichereinrichtungen bekannt. Um High-Speed-Schaltungen mit einem relativ langsamen Tester testen zu können, wird eine besondere Auslegung der Abtastsignale verwendet. Zum Festlegen des Abtastzeitpunkts werden dabei externe Signale benötigt.
Aus der US 4 849 973 A ist ein Testsystem für einen Speicher mit wahlfreiem Zugriff bekannt, mithilfe derer die Adresszugriffszeit auf den Speicher getestet wird. Dazu wird unter anderem ein ausgelesenes Datum zu einem vorgegebenen Zeitpunkt abgetastet und mit einem Referenzwert verglichen. Auch hierbei wird der Abtastzeitpunkt über ein externes Clock-Signal bestimmt.
Es ist daher Aufgabe der vorliegenden Erfindung, ein Testverfahren zur Verfügung zu stellen, mit dem das Testen integrierter Schaltungen während der Produktion im Hochvolumen ohne zusätzliche Testzeit erfolgen kann. Ferner ist es Aufgabe der Erfindung eine entsprechende Testvorrichtung zur Verfügung zu stellen. Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 sowie eine Vorrichtung nach Anspruch 12 gelöst. Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Erfindungsgemäß ist ein Verfahren zum Testen einer integrierten Schaltung vorgesehen, bei dem der Signalpegel des Ausgangssignals mit dem Signalpegel eines Referenzsignals verglichen wird, wobei ein Vergleichssignal ausgegeben wird, das abhängig davon, ob der aktuelle Signalpegel des Ausgangssignals über oder unter dem aktuellen Signalpegel des Referenzsignals liegt, einen ersten oder einen zweiten Wert aufweist. Anschließend wird der Wert des Vergleichsignals zu einem bestimmten Zeitpunkt, der durch eine bestimmte Signalflanke des um eine vorgegebene Zeitspanne verzögerten Vergleichsignals bestimmt wird, ermittelt und anhand einer Vorgabe bewertet. Sofern der ermittelte Wert des Vergleichsignals nicht der Vorgabe entspricht, wird ein Fehlersignal ausgegeben. Das Ergebnis des vorzugsweise mittels eines Komparators erfolgenden Vergleichs des Ausgangssignals mit dem Referenzsignal ist ein digitales Signal mit scharfen Signalflanken, das lediglich aussagt, zu welchem Zeitpunkt das Ausgangssignal über und unter dem Referenzsignal liegt. Die hierdurch erfolgte Reduktion der Informationsmenge wird dadurch noch weiter verbessert, dass der Wert des Vergleichssignals lediglich zu bestimmten singulären Zeitpunkten ermittelt und bewertet wird. Als Ergebnis der Bewertung wird ein einzelnes Bit ausgegeben.
Da der Signalverlauf des Ausgangssignals nicht im Ganzen überprüft werden muss, sondern lediglich bestimmte interessante Punkte des Signals auf das Einhalten einer Vorgabe überprüft werden, benötigt der Test keine zusätzliche Testzeit. Damit kann das Testverfahren während des gesamten Bausteintests im Hintergrund durchgeführt werden. Aus diesem Grund ist der Test besonders gut für eine Produktion im Hochvolumen geeignet. Ferner wird auch der für die Durchführung des Tests notwendige Schaltungsaufwand erheblich reduziert. Sowohl die geringere Testdauer als auch der reduzierte Schaltungsaufwand führen zu Kosteneinsparungen.
In einer vorteilhaften Ausführungsform der Erfindung ist vorgesehen, dass bei dem Verfahren die Dauer eines durch eine erste und eine zweite Signalflanke des Vergleichssignals begrenzten Signalabschnitts des Ausgangssignals überprüft wird, wobei der Wert des Vergleichssignals zu einem Zeitpunkt ermittelt wird, der durch die erste Signalflanke des um eine vorgegebene Zeitspanne verzögerten Vergleichssignals bestimmt wird. Mithilfe der steilen Flanken des Vergleichssignals lässt sich der Beginn und das Ende eines Signalabschnitts sehr genau bestimmen. Durch die zeitliche Verzögerung der den Beginn des Zeitabschnitts markierenden Signalflanke des Vergleichssignals um eine vorgegebene Zeitspanne lässt sich auf eine besonders einfache Weise jeder Punkt im Verlauf des betrachteten Signalabschnitts gezielt abtasten. Durch die Verwendung der verzögerten Signalflanke des Vergleichssignals zum Festlegen des Abtastzeitpunkts, ist eine externe Synchronisation nicht notwendig. Daher kann auf die typischerweise zur Synchronisation des Ausgangssignals verwendeten Schaltungsteile vollständig verzichtet werden.
Gemäß einer weiteren vorteilhaften Ausführungsform der Erfindung wird überprüft, ob die Dauer des Signalabschnitts eine zweite vorgegebene Zeitspanne, die der Dauer des Signalabschnitts gemäß der Spezifikation entspricht, nicht unterschreitet. Dabei wird die vorgegebene Zeitspanne, um die das Vergleichssignal verzögert wird, kürzer als die zweite vorgegebene Zeitspanne gewählt. Insbesondere bei Datensignalen, die sich aus jeweils eine Informationseinheit darstellenden Signalabschnitten zusammensetzen, ist es notwendig, dass jede Informationseinheit eine Mindestdauer einhält, um richtig erkannt zu werden. Mithilfe des vorliegenden Verfahrens ist eine Überprüfung der Dauer des Signalabschnitts besonders einfach möglich. Da die erste Signalflanke durch eine Verzögerung um die vorgegebene Dauer des Signalabschnitts genau auf die zweite Flanke fallen würde, wodurch bei der Bewertung der Signalpegels des Vergleichssignals ein undefinierter Zustand entstehen würde, ist es in der Praxis notwendig, eine Verzögerung für die Signalflanke zu wählen, die kürzer als die zweite vorgegebene Zeitspanne ist. Je nach Anwendung kann durch die Wahl einer entsprechenden Verzögerungsdauer, die knapp unterhalb der vorgegebenen Signalabschnittdauer liegt, das Einhalten der vorgegebenen Signalabschnittdauer beliebig genau überprüft werden.
In einer weiteren vorteilhaften Ausführungsform der Erfindung ist vorgesehen, dass bei dem Verfahren überprüft wird, ob das Ausgangssignal zu einem bestimmten Zeitpunkt, der eine vorgegebene Zeitspanne nach einem Referenzzeitpunkt liegt, einen vorgegebenen Signalpegel nicht unter- bzw. überschreitet. Dabei wird zur Bestimmung des Referenzzeitpunktes der Signalpegel des Ausgangssignals mit dem Signalpegel eines ersten Referenzsignals verglichen und ein erstes Vergleichssignal ausgegeben, das je nach Vergleichsergebnis einen ersten oder einen zweiten Wert aufweist. Als Referenzzeitpunkt wird dabei der Zeitpunkt gewählt, zu dem das erste Vergleichssignal eine bestimmte Signalflanke aufweist. Ferner wird der Signalpegel des Ausgangssignals mit einem vorgegebenen konstanten Signalpegel eines zweiten Referenzsignals verglichen und ein zweites Vergleichssignal ausgegeben, das je nach Vergleichsergebnis einen ersten oder einen zweiten Wert aufweist. Der Wert des zweiten Vergleichssignals wird dabei zu dem Zeitpunkt ermittelt, der eine vorgegebene Zeitspanne nach dem Referenzzeitpunkt liegt. Durch die Verwendung eines Referenzzeitpunkts, der beim erfindungsgemäßen Verfahren sehr einfach durch eine Flanke des Vergleichssignals erhalten wird, kann der zeitliche Verlauf des Ausgangssignals besonders einfach abgetastet werden. Da der Referenzzeitpunkt mithilfe des Ausgangssignals erzeugt wird, ist eine externe Synchronisation der Signale nicht notwendig. Somit entfallen die typischerweise für die Synchronisation der Signale notwendigen Schaltungsteile. Besonders vorteilhaft ist es, wenn zur Bestimmung des Abtastzeitpunktes das erste Vergleichssignal um die vorgegebene Zeitspanne verzögert wird, und der Zeitpunkt, zu dem das Ausgangssignal abgetastet wird, durch die erste Signalflanke des verzögerten ersten Vergleichssignals bestimmt wird. In diesem Fall muss nur noch die vorgegebene Zeitspanne, um die das Vergleichssignals verzögert werden soll vorgegebenen werden. Die Bestimmung des Referenzzeitpunkts und des Abtastzeitpunkts erfolgt dann automatisch ohne externe Synchronisation.
Eine weitere vorteilhafte Ausführungsform der Erfindung sieht vor, dass ein erstes oder ein zweites Vergleichssignal mittels einer Abtasteinrichtung zu einem Zeitpunkt abgetastet und der dabei ermittelte Wert auf einen Ausgang der Abtasteinrichtung ausgegeben wird, zu dem an einem Steuereingang der Abtasteinrichtung eine Signalflanke eines Steuersignals detektiert wird. Dabei dient als Steuersignal für die Abtasteinrichtung das um eine vorgegebene Zeitspanne verzögerte erste Vergleichsignal. Die Verwendung einer Abtasteinrichtung hat den Vorteil, dass der zu einem bestimmten Zeitpunkt ermittelte Signalpegel des Vergleichssignals am Ausgang der Abtasteinrichtung gehalten wird. Hierdurch können auch Vergleichswerte verschiedener Schaltungsteile, die zu unterschiedlichen Zeitpunkten ermittelt werden, gemeinsam ausgewertet werden.
In einer weiteren Ausführungsform der Erfindung ist vorgesehen, dass das Vergleichssignal nur bei einer steigenden bzw. nur bei einer fallenden Signalflanke des Steuersignals abgetastet wird, und dass das Vergleichsignal und das Steuersignal invertiert werden und das invertierte Vergleichsignal von einer weiteren Abtasteinrichtung abgetastet wird, die über das invertierte Steuersignal gesteuert wird. Sofern das Vergleichssignal nur bei steigenden bzw. nur bei fallenden Signalflanken abgetastet wird, können einfache Standard Abtasteinrichtungen verwendet werden. Mittels einer Invertierung der Signale wird auf eine besonders einfache Weise erreicht, dass jede Signalflanke des Vergleichssignals zur Abtastung verwendet wird. Somit können sowohl die Vergleichssignalabschnitte mit einem hohen Signalpegel als auch die Vergleichssignalabschnitte mit einem niedrigen Signalpegel getestet werden.
Gemäß einer weiteren vorteilhaften Ausführungsform der Erfindung ist vorgesehen, dass die zu den bestimmten Zeitpunkten ermittelten Werte des ersten und des zweiten Vergleichsignals mittels einer gemeinsamen Bewertungseinrichtung bewertet werden. Die Bewertungseinrichtung gibt dabei ein Fehlersignal aus, wenn wenigstens einer der Werte des ersten und des zweiten Vergleichsignals nicht der Vorgabe entspricht. Durch die Verwendung einer gemeinsamen Bewertungseinrichtung kann unabhängig davon, wie viele Merkmale des Ausgangssignals auf die Einhaltung einer Vorgabe geprüft werden, ein einfaches Ergebnis erzeugt werden, das angibt, ob der jeweilige Signalabschnitt den Vorgaben entspricht oder nicht. Durch diese hohe Datenreduktion kann der Test auch während eines Funktionstests im Rahmen der Herstellung der integrierten Schaltung erfolgen. Die Verwendung einer gemeinsamen Bewertungseinrichtung erlaubt es ferner, die Schaltungen sehr einfach zu halten.
In einer weiteren vorteilhaften Ausführungsform der Erfindung ist vorgesehen, dass das Ausgangssignal und das Referenzsignal als ein gegenläufiges Signalpaar eines differenziellen Signals ausgebildet sind, wobei wenigsten ein Signalabschnitt des differenziellen Signals ein Datenauge bildet. Das erfindungsgemäße Verfahren eignet sich besonders gut zur Bestimmung der Dauer eines durch das Signalpaar des differenziellen Signals gebildeten Datenauges, da sich die positive und die negative Signalflanke des differenziellen Signals jeweils gegenseitig als Referenzsignal dienen. Auch entfällt hierbei die Notwendigkeit der Erzeugung eines entsprechenden Referenzsignals.
Ferner sieht eine weitere vorteilhafte Ausführungsform der Erfindung vor, dass der Test des Ausgangssignals im Rahmen eines Funktionstests während der Herstellung der integrierten Schaltung erfolgt. Aufgrund der reduzierten Datenmenge und der hohen Geschwindigkeit kann das erfindungsgemäße Testverfahren auch parallel zu Funktionstests der integrierten Schaltungen im Hochvolumen ablaufen. Hierdurch kann wichtige Testzeit eingespart werden.
Erfindungsgemäß ist auch eine Vorrichtung zum Durchführen eines Verfahrens zum Testen eines Ausgangssignals einer integrierten Schaltung vorgesehen, die einen ersten Komparator aufweist, um den Signalpegel des Ausgangssignals mit dem Signalpegel eines Referenzsignals zu vergleichen, wobei der erste Komparator ausgebildet ist, an seinem Signalausgang ein Vergleichsignal auszugeben, das abhängig davon, ob der aktuelle Signalpegel des Ausgangssignals über oder unter dem Signalpegel des ersten Referenzsignals liegt, einen ersten oder einen zweiten Wert aufweist. Ferner ist eine erste Abtasteinrichtung vorgesehen, deren Signaleingang unmittelbar mit dem Signalausgang des ersten Komparators verbunden ist. Der Steuereingang der ersten Abtasteinrichtung ist hingegen über ein erstes einstellbares Verzögerungselement mit dem Signalausgang des ersten Komparators verbunden. Die erste Abtasteinrichtung ist dabei ausgebildet, den aktuellen Wert des an ihrem Signaleingang anliegenden Vergleichsignals zu einem Zeitpunkt zu ermitteln und an ihren Signalausgang auszugeben, zu dem an ihrem Steuereingang eine Signalflanke detektiert wird. Die erste Abtasteinrichtung umfasst ferner eine Bewertungsschaltung mit einem ersten Signaleingang und einem Signalausgang, wobei der Signaleingang mit dem Signalausgang der ersten Abtasteinrichtung verbunden ist. Die Bewertungsschaltung ist dabei ausgebildet, ein Fehlersignal an einem Signalausgang auszugeben, sofern der von der ersten Abtasteinrichtung ermittelte Wert des ersten Vergleichsignals nicht einer Vorgabe entspricht. Die mithilfe eines Komparators und einer Abtasteinrichtung realisierte Testvorrichtung weist einen sehr einfachen Aufbau auf. Mithilfe des Komparators kann auf eine einfache Weise ermittelt werden, ob der aktuelle Signalpegel des Ausgangssignals ober- oder unterhalb eines Referenzsignalpegels liegt. Da die Abtasteinrichtung mithilfe des durch das einstellbare Verzögerungselement verzögerten Vergleichssignals getriggert wird, entfallen aufwändige Synchronisationsschaltungen. Mittels des ersten Komparators, der die lediglich angibt, welches der Signale größer ist, der Abtasteinrichtung, die das Vergleichssignal nur sporadisch abtastet, und der Bewertungsschaltung, die eine einfache Bewertung des ermittelten Signalpegels anhand der Vorgabe durchführt, wird die Menge der anfallenden Testdaten auf ein einziges Bit reduziert.
In einer vorteilhaften Ausführungsform der erfindungsgemäßen Vorrichtung ist wenigsten ein zweiter Komparator vorgesehen, um den Signalpegel des Ausgangssignals mit dem Signalpegel eines vorgegebenen konstanten Referenzsignals zu vergleichen, wobei der zweite Komparator ausgebildet ist, an seinem Signalausgang ein zweites Vergleichsignal auszugeben, das abhängig davon, ob der aktuelle Ausgangssignalpegel über oder unter dem Signalpegel des vorgegebenen konstanten Referenzsignals liegt, einen ersten oder einen zweiten Wert aufweist. Ferner ist eine zweite Abtasteinrichtung vorgesehen, deren Signaleingang unmittelbar mit dem Signalausgang des zweiten Komparators verbunden ist, und deren Steuereingang über ein zweites einstellbares Verzögerungselement mit dem Signalausgang des ersten Komparators verbunden ist. Die zweite Abtasteinrichtung ist dabei ausgebildet, den aktuellen Wert des an ihrem Signaleingang anliegenden zweiten Vergleichsignals zu einem Zeitpunkt zu ermitteln und an ihren Signalausgang auszugeben, zu dem an ihrem Steuereingang eine Signalflanke detektiert wird. Die Bewertungsschaltung weist ferner einen zweiten Signaleingang auf, der mit dem Signalausgang der zweiten Abtasteinrichtung verbunden ist. Schließlich ist die Bewertungsschaltung ausgebildet, ein Fehlersignal an ihrem Signalausgang auszugeben, sofern der von der ersten oder der zweiten Abtasteinrichtung ermittelte Wert des ersten oder des zweiten Vergleichsignals nicht einer Vorgabe entspricht. Durch diese spezielle Schaltungsanordnung ist es möglich, einen beliebigen Punkt eines Signalabschnitts des Ausgangssignals abzutasten. Vorteilhafterweise dient das um eine vorgegebene Zeitspanne verzögerte erste Vergleichssignal der zweiten Abtasteinrichtung dabei als Steuersignal. Hierdurch werden aufwändige Schaltungsteile, wie sie typischerweise zur Signalsynchronisation verwendet werden, unnötig.
In einer weiteren vorteilhaften Ausführungsform der Erfindung ist der Signalausgang des zweiten Komparators mit den Signaleingängen zweier Abtasteinrichtungen verbunden, wobei jede der beiden Abtasteinrichtungen mit ihrem Steuereingang über eine eigene einstellbare Verzögerungseinrichtung mit dem Signalausgang des ersten Komparators verbunden ist. Die vorzugsweise einstellbaren Verzögerungseinrichtungen weisen dabei unterschiedliche Verzögerungszeiten auf. Da die Abtasteinrichtungen mit unterschiedlichen Verzögerungen angesteuert werden, tasten sie das zweite Vergleichssignal zu unterschiedlichen Zeiten ab. Durch die Verwendung eines gemeinsamen Komparators für beide Abtasteinrichtungen kann die Testschaltung vereinfacht werden.
Gemäß einer besonders vorteilhaften Ausführungsform der Erfindung ist vorgesehen, dass eine Bewertungseinrichtung mit den Ausgängen wenigstens zweier Abtasteinrichtungen verbunden ist, und dass die Bewertungseinrichtung ein Fehlersignal auf einen Signalausgang ausgibt, sofern der Wert wenigstens eines der von den Abtasteinrichtungen ermittelten Vergleichsignale nicht der Vorgabe entspricht. Durch die Verwendung einer gemeinsamen Bewertungsschaltung lässt sich der Schaltungsaufwand reduzieren. Insbesondere kann hierdurch die Anzahl der Testdaten auf ein einziges Bit reduziert werden, so dass das Ausgangssignal der Bewertungsschaltung lediglich angibt, ob das Vergleichssignal einer der Vorgaben entspricht oder nicht.
Schließlich ist in einer besonders vorteilhaften Ausführungsform der Erfindung vorgesehen, dass die Vorrichtung gemeinsam mit der integrierten Schaltung auf einem Halbleitersubstrat angeordnet ist. Aufgrund der geringen Komplexität der vorgeschlagenen Testschaltung, kann sie direkt auf dem entsprechenden Chip platzieret werden. Dies hat den Vorteil, dass die Prüfung des Ausgangssignals auch ohne zusätzliche, externe Testvorrichtungen im laufenden Betrieb der integrierten Schaltung möglich ist.
Im folgenden wird die Erfindung anhand von Zeichnungen näher dargestellt. Es zeigen:
1A und 1B beispielhaft zwei Compliance-Masken zur Charakterisierung eines differenziellen Signals;
2 einen ersten Schaltungsteil der erfindungsgemäßen Testvorrichtung zum Testen einer vorgegebenen Signaldauer;
3 den zeitlichen Verlauf der zum ersten Schaltungsteil der erfindungsgemäßen Testvorrichtung zugehörigen Signale;
4 weitere Schaltungsteile der erfindungsgemäßen Testvorrichtung zum Testen des Signalpegels des Ausgangssignals;
5 beispielhaft den zeitlichen Verlauf der zu einem Schaltungsteil der erfindungsgemäßen Vorrichtung zum Testen eines vorgegebenen Signalpegels zugehörigen Signale;
6 eine erfindungsgemäße Vorrichtung zum Testen einer integrierten Schaltung, die gemeinsam mit der integrierten Schaltung auf einem Halbleitersubstrat angeordnet ist.
Eine integrierte Schaltung kann getestet werden, indem ein bestimmter Betrieb der Schaltung simuliert wird und die Ausgangssignale am Signalausgang der Schaltung untersucht werden. Dabei wird der zeitliche Verlauf des Ausgangssignals anhand einer Vorgabe der Spezifikation charakterisiert. Die Charakterisierung elektrischer Signale erfolgt in der Regel anhand eines Zeit-Spannungs-Diagramms. Ein solches Diagramm zeigt die zeitliche Änderung des Signalpegels des jeweiligen Signals in einem bestimmten Zeitabschnitt. Bei hochfrequenten Signale, die in der Regel in Form von differenziellen Signalen übertragen werden, wird das Ausgangssignal aus zwei gegenläufigen Signalzweigen gebildet, die typischerweise über zwei benachbarte Signalleitungen übertragen werden. Die Charakterisierung eines differenziellen Signals erfolgt häufig mithilfe eines Augendiagramms, bei dem die beiden gegenläufigen Signalzweige in einem gemeinsamen Zeit-Spannungs-Diagramm dargestellt sind. Bei einer digitalen Schaltung weist das differenzielle Ausgangssignal in der Regel eine Folge von Augenöffnungen auf, die jeweils durch zwei Kreuzungspunkte der beiden gegenläufigen Signalzweige definiert werden. Die Datenaugen stellen dabei Signalabschnitte mit einer vorgegebenen Länge dar. Jeder Signalabschnitt bezeichnet den Zeit-Spannungs-Bereich, in dem das Signal eine logische ”1” bzw. eine logische ”0” darstellt. Wie ein Signalabschnitt auszusehen hat, damit er als eine logische ”1” bzw. eine logische ”0” erkannt werden kann, wird dabei in der Regel durch die Spezifikation vorgegeben. Üblicherweise werden dabei mehrere Punkte des Datenauges mithilfe einer sogenannten Compliance-Maske festgelegt. Die Punkte definieren dabei bestimmte zeitliche Abstände und Signalpegel der Signale. Mithilfe des Compliance-Tests werden die einzelnen Signalabschnitte des Signals auf das Einhalten dieser Vorgaben überprüft.
Die 1A und 1B zeigen beispielhaft zwei solcher Compliance-Masken, die zur Definition eines Datenauges verwendet werden. Dabei können je nach Anwendung Masken mit unterschiedlich vielen Abtastpunkten zum Einsatz kommen. Bei der in der 1A beispielhaft gezeigten Compliance-Maske werden 6 Punkte zur Definition der Augenöffnung verwendet. Hingegen wird die in der 1B gezeigte Augenöffnung mithilfe von vier Maskenpunkten festgelegt.
Das Verfahren, das im folgenden lediglich am Beispiel der 6-Punkte Maske erläutert wird, kann auf beliebige Compliance-Masken angewendet werden. Dabei können sowohl differenzielle Signale als auch sogenannte single-ended Signale anhand einer Vorgabe überprüft werden.
Wie das Diagramm in der 1A zeigt, erfolgt die Charakterisierung des Datenauges eines differenziellen Signals sig+, sig– im vorliegenden Beispiel anhand von 6 Maskenpunkten. Diese Punkte sind typischerweise an charakteristischen Stellen des Signals angeordnet. So legen die Punkte 1 und 4 die Mindestdauer Δt₃' des Datenauges fest. Die Dauer eines Datenauges entspricht dabei dem zeitlichen Abstand zweier Kreuzungspunkte der beiden gegenläufigen Zweige sig+, sig– des differenziellen Signals. Ein Datenauge mit einer kürzeren Dauer als die vorgegebene Mindestdauer Δt₃' könnte zu Problemen bei der Interpretation des durch das jeweilige Datenauge dargestellten Datums führen. Die Punkte 2, 3, 5 und 6 der Compliance-Maske definieren hingegen Minimal- bzw. Maximalpegel der beiden gegenläufigen Signalzweige sig+, sig– zu den vorgegebenen Zeitpunkten t₁ und t₂. Dabei geben die beiden Punkte 2 und 3 der Maske einen oberen Schwellenwert V_OH vor, den der Signalpegel des positive Zweig sig+ des differenziellen Signals zum Zeitpunkt t₁ bzw. t₂ nicht unterschreiten darf, damit die entsprechende Signalabschnitt richtig als eine logische ”1” oder eine logische ”0” erkannt wird. Ebenso verhält es sich mit den beiden Punkten 5 und 6, die einen unteren Schwellenwert V_OL vorgeben, den der negative Zweig sig– des differenziellen Signals zu den beiden Zeitpunkten t₁ und t₁ nicht übersteigen darf. Die beiden Zeitspannen Δt₁ und Δt₂ definieren den jeweiligen zeitlichen Abstand der Messpunkte 2 und 6 bzw. 3 und 5 zu einem durch den Kreuzungspunkt der beiden Signalzweige sig+, sig– definierten Messpunkt 1 der Compliance-Maske. Die Zeitspanne Δt₃ ist geringfügig kleiner als die Zeitspanne Δt₃' und definiert einen Zeitpunkt t₃, mithilfe dessen die Dauer eines Datenauges überprüft wird.
Die in der 1B gezeigte Compliance-Maske weist hingegen lediglich 4 Punkte auf, mit denen die Charakteristik des Datenauges festgelegt wird. Hierbei geben die Punkte a und c die Minimaldauer des Datenauges und die Punkte b und d zwei Schwellwerte für die beiden Signalzweige des differenziellen Signals vor. Eine solche Maske kann z. B. verwendet werden, wenn es lediglich auf das Erreichen eines bestimmten Spannungspegels ankommt und nicht darauf, dass ein Spannungspegel eine vorgegeben Zeitdauer lang gehalten wird.
Das erfindungsgemäße Verfahren sieht vor, dass die durch die Compliance-Maske vorgegebenen Punkte eines Signalabschnitts abgetastet werden und dabei überprüft wird, ob der Signalpegel des Signals in diesen Punkten der Vorgabe entspricht. Der Test eines Ausgangssignals einer integrierten Schaltung kann dabei mithilfe der vorgeschlagenen Testvorrichtung erfolgen. Zur Überprüfung der einzelnen Punkte der Compliance-Maske weist diese Testvorrichtung vorzugsweise verschiedene Schaltungsteile auf. Im Folgenden werden die einzelnen Schaltungsteile der vorgeschlagenen Testvorrichtung näher beschrieben. Dabei wird anhand von Signalen der jeweiligen Schaltungsteile auch das erfindungsgemäße Verfahren erläutert.
Die 2 zeigt einen ersten Schaltungsteil 10 der erfindungsgemäßen Testvorrichtung 1. Dieser Schaltungsteil 10 dient der Überprüfung der Datenaugendauer des zu testenden Ausgangssignals. Die erste Schaltung 10 umfasst einen ersten Komparator 11, zwei Abtasteinrichtungen 12, 12', ein einstellbares Verzögerungselement 13 sowie zwei Inverter 14, 15. Der Komparator 11 bildet die Eingangstufe des ersten Schaltungsteils 10, über die die zu testenden Signale eingekoppelt werden. Hierzu sind zwei Signaleingänge vorgesehen, an denen das Ausgangssignal der integrierten Schaltung 2 und ein Referenzsignal anliegen. Sofern, wie im vorliegenden Beispiel der Fall, das Ausgangssignal sig+, sig– ein differenzielles Signal ist, liegen an den beiden Eingängen des Komparators 11 vorzugsweise die beiden gegenläufigen Zweige sig+ und sig– des differenziellen Signals an. Es ist jedoch auch möglich lediglich den positiven Signalzweig sig+ bzw. den negativen Signalzweig sig– an einem der Signaleingänge des Komparators anzulegen, während an dem anderen Signaleingängen ein Referenzsignal, z. B. ein Signal, dessen konstanter Signalpegel zwischen dem maximalen und dem minimalen Signalpegel des jeweiligen Signalzweigs liegt, anliegt.
Der Komparator 11 stellt eine elektronische Schaltung dar, die die Signalpegel der beiden an seinen Signaleingängen anliegenden Signale sig+, sig– miteinander vergleicht. Als Ergebnis dieses Vergleichs stellt der Komparator an seinem Signalausgang ein Vergleichssignal zur Verfügung, das anzeigt, welcher Signalpegel der beiden Signale höher ist. Ein typischer Komparator weist einen nicht invertierenden und einen invertierenden Eingang auf. Wenn der Signalpegel des Signals am nicht invertierenden Eingang höher ist als der Signalpegel des Signals am invertierenden Eingang, gibt der Komparator 11 an seinem Signalausgang die positive Versorgungsspannung aus. Im umgekehrten Fall geht die Ausgangspannung gegen die negative Versorgungsspannung. Das Ausgangssignal des Komparators weist somit lediglich zwei Werte auf, je nachdem, welche der beiden Eingangssignale einen höheren aktuellen Signalpegel aufweist. Damit stellt das Vergleichssignal d_sig des Komparators 11 ein digitales Signal dar, aus dem sich der Signalverlauf der beiden Eingangssignale nicht mehr rekonstruieren lässt. Der Komparator 11 arbeitet dabei sehr schnell. Auch wenn das Signalpegelverhältnis der Eingangssignale sig+, sig– sehr gering ist und kurzfristig wechselt, liegt am Signalausgang des Komparators 11 unmittelbar die volle positive oder negative Versorgungsspannung an. Das Ausgangssignal des Komparators weist daher steile Flanken auf.
Der Komparator 11 kann z. B. als ein Operationsverstärker realisiert sein. Ohne Gegenkopplung kann ein solcher Operationsverstärker mit sehr hoher Verstärkung betrieben werden. Allerdings kommen für hochfrequente Signale vorzugsweise Komparatoren zum Einsatz, die auf ein besonders schnelles Umschalten optimiert sind.
Der Signalausgang des Komparators 11 ist mit einem Signaleingang einer Abtasteinrichtung 12 verbunden. Mithilfe der vorzugsweise als Abtast-Halte-Schaltung (engl. sample & hold) ausgebildeten Einrichtung 12 soll der Signalpegel des Vergleichssignals d_sig zu bestimmten Zeitpunkten t₃ ermittelt werden. Hierzu ist die Abtasteinrichtung 12 so ausgebildet, dass der jeweils aktuell an ihrem Signaleingang anliegende Signalpegel des Vergleichssignals d_sig auf ihren Signalausgang gelegt und dort für eine bestimmte Zeitdauer gehalten wird, sobald die Abtasteinrichtung 12 getriggert wird. Zur Steuerung der Abtastung weist die Abtasteinrichtung 12 einen Steuereingang auf, der über ein Verzögerungselement 13 ebenfalls mit dem Signalausgang des ersten Komparators 11 verbunden ist. Erfindungsgemäß wird das um eine vorgegebene Zeitspanne Δt₃ verzögerte Vergleichssignal d_sig als Steuersignal d_stb zur Bestimmung des Abtastzeitpunkts t₃ des jeweiligen Signalabschnitts verwendet. Grundsätzlich kann die Abtasteinrichtung 12 anstatt des verzögerten Vergleichssignals d_sig auch mithilfe eines anderen Steuersignals gesteuert werden. Gegebenenfalls sind dann jedoch weitere Schaltungen für die Synchronisation der Signale erforderlich. Da dies bei der vorliegenden Lösung nicht notwendig ist, zeichnet sich die hier gezeigte Ausführungsform der erfindungsgemäßen Vorrichtung 2 besonders durch ihren einfachen Aufbau aus.
Das Verzögerungselement 13 ist vorzugsweise einstellbar ausgebildet. Dies ist in der 2 durch einen Pfeil angedeutet. Hierdurch kann die Testvorrichtung 1 auf verschiedene Ausgangssignale eingestellt werden.
Sofern die Abtasteinrichtung 12 lediglich als eine einfache Sample & Hold-Schaltung ausgebildet ist, die lediglich auf die fallenden oder auf die steigenden Signalflanke des Steuersignals d_stb triggert, wird nur jedes zweite Datenauge abgetastet. Um auch die fehlenden Datenaugen anzutasten, ist vorzugsweise ein zusätzlicher Schaltungsteil 16 mit einer zusätzlichen Abtasteinrichtung 12' vorgesehen. Die zusätzliche Abtasteinrichtung 12' kann dabei so ausgebildet sein, dass sie auf die entgegengesetzte Signalflanke des Steuersignals d_stb getriggert wird, wie die erste Abtasteinrichtung 12. um einen möglichst einfachen Aufbau zu erreichen, wird die zusätzliche Abtasteinrichtung 12' vorzugsweise analog der ersten Abtasteinrichtung 12 aufgebaut. Dann ist es notwendig, das Vergleichssignal d_sig und das Steuersignal d_stb mithilfe zweier Inverter 14, 15 zu invertieren, um eine Abtastung jedes Datenauges zu erreichen. Durch das invertierte Steuersignal d_stb_n liegt am Steuereingang der weiteren Abtasteinrichtung 12' eine steigende Signalflanke an, wenn am Steuereingang der ersten Abtasteinrichtung 12 eine fallende Signalflanke anliegt und umgekehrt.
An den Signalausgängen der ersten und der zusätzlichen Abtasteinrichtung 12, 12' liegen somit die jeweils zu den bestimmten Zeitpunkten t₃ ermittelten Signalpegel der Maskenpunkte 4+, 4– zweier benachbarter Datenaugen A bis G an.
Zur Bewertung der ermittelten Signalpegel ist eine Bewertungsvorrichtung 60 vorgesehen, wobei jeder Signalausgang der beiden Abtasteinrichtungen 12, 12' vorzugsweise mit einem separaten Eingang der Bewertungseinrichtung 60 verbunden ist. Die Bewertungseinrichtung 60 vergleicht den ermittelten Wert der jeweiligen Abtasteinrichtung 12, 12' mit einer entsprechenden Vorgabe. Als Ergebnis der Bewertung gibt die Bewertungseinrichtung 60 an ihrem Signalausgang 61 ein entsprechendes Bewertungssignal aus. Vorzugsweise handelt es sich dabei um ein Fehlersignal, das angibt, dass mindestens einer der durch die beiden Abtasteinrichtungen 12, 12' ermittelten Werte nicht der Vorgabe entspricht.
Der in der 2 gezeigte zusätzliche Schaltungsteil 16 kann grundsätzlich auch entfallen, sofern die erste Abtasteinrichtung 12 sowohl auf die fallenden als auch auf die steigenden Signalflanke des Steuersignals d_sig getriggert werden kann.
Die 3 zeigt beispielhaft den Verlauf der Signale sig+, sig–, d_sig, d_stb, d_stb, d_sig, und d_stb_n des in der 2 gezeigten ersten Schaltungsteils 10 der erfindungsgemäßen Testvorrichtung 1. Dabei ist im oberen Teil des Diagramms das differenzielle Ausgangssignal sig+, sig– der integrierten Schaltung 2 dargestellt. Die zu testende Schaltung 2 wird während des Compliance-Tests vorzugsweise so betrieben, dass an ihrem Signalausgang eine vorgegebene Folge von Datenaugen A–G ausgegeben wird. Eine solche regelmäßige Folge von Datenaugen A–G, wie sie hier gezeigt ist, eignet sich besonders gut für den anstehenden Compliance-Test. Das erfindungsgemäßen Verfahren ist jedoch nicht nur auf regelmäßige Ausgangssignale angewiesen. Vielmehr kann das zu testende Ausgangssignal sig+, sig– auch einen beliebigen Verlauf aufweisen. So ist z. B. eine unregelmäßige oder sogar eine zufällige Folge von Datenaugen möglich. Dieser Signalverlauf muss dann bei der Auswertung entsprechend berücksichtigt werden.
Das erste Vergleichssignal d_sig besitzt lediglich zwei Werte, einen hohen und einen niedrigen Wert, je nachdem, welcher der beiden Signalzweige sig+, sig– des Ausgangssignals aktuell einen höheren Signalpegel aufweist. Das erste Vergleichssignal d_sig wechselt seinen Wert, sobald der Signalpegel des positiven Signalzweigs sig+ unter dem Signalpegel des negativen Signalzweigs sig– fällt und umgekehrt. Der typische Signalverlauf des Vergleichssignals d_sig entspricht daher einem binären Signal mit steilen Signalflanken. Aufgrund der im wesentlichen gleichen Dauer der durch die Datenaugen bestimmten Signalabschnitte A–G des Ausgangssignals sig+, sig– besitzen auch die durch die Signalflanken begrenzten Signalabschnitte des in der 3 dargestellten Vergleichssignals d_sig eine im wesentlichen gleiche Dauer.
Zur Überprüfung, ob die Dauer eines Datenauges die vorgegebene Mindestdauer Δt₃' nicht unterschreitet, wird das erste Vergleichssignal d_sig mithilfe der ersten Abtasteinrichtung 12 zu einem bestimmten Zeitpunkt t₃ abgetastet. Der Zeitpunkt t₃ liegt dabei eine vorgegebene Zeitspanne Δt₃ nach einem Referenzzeitpunkt t₀, der durch den Anfang des jeweiligen Datenauges A–G bestimmt wird. Die Referenzzeitpunkte t₀ für die vier Signalabschnitte A, C, E, G werden dabei jeweils durch die fallenden Flanken des ersten Vergleichssignals d_sig vorgegeben. Hingegen werden die Referenzzeitpunkte t₀ für die drei Zeitabschnitte B, D, F jeweils durch eine steigende Flanke des Vergleichssignals d_sig bestimmt. Vorzugsweise wird zur Bestimmung des jeweiligen Abtastzeitpunkts t₃ das mithilfe des einstellbaren Verzögerungselements 13 um die vorgegebene Zeitspanne Δt₃ verzögerte Vergleichssignal d_sig als Steuersignal d_stb für die ersten Abtasteinrichtung 12 verwendet. Als Triggerereignis dient der ersten Abtasteinrichtung 12 dabei jeweils die fallende bzw. die steigende Flanke des Steuersignals d_stb. Wie in der 3 durch entsprechende Pfeile angedeutet ist, wird für die Datenaugen A, C, E, G bei der Abtastung jeweils ein ”niedriger” Wert des Vergleichssignals d_sig ermittelt. Dieses Ergebnis zeigt, dass die Dauer der Zeitabschnitte A, C, E, G jeweils der Vorgabe entspricht. Die Vorgabe der Spezifikation, welche durch die Bewertungseinrichtung 60 überprüft wird, sieht vor, dass das Vergleichssignal d_sig zum Zeitpunkt t₃ jedes der Signalabschnitte A, C, E, G einen ”niedrigen” Wert aufweist. Nur in diesem Fall erzeugt die Bewertungseinrichtung 60 bei der Bewertung der vier Abtastergebnisse kein Fehlersignal.
Die vorgegebene Zeitspanne Δt₃ sollte dabei vorzugsweise geringfügig kürzer als die vorgegebene Mindestdauer Δt₃' der Datenaugen A–G gewählt werden. Bei einer Verzögerung des Vergleichssignals d_sig um die vorgegebene Mindestdauer Δt₃' würde die Abtastung unmittelbar im Kreuzungspunkt der beiden Signalzweige sig+, sig– erfolgen. Aufgrund geringer Abweichungen, die durchaus in dem durch die Spezifikation vorgegebenen Toleranzbereich liegen, könnte die Abtastung auch nach dem Kreuzungspunkt der beiden Signalzweige sig+ und sig– erfolgen. Dabei würde ein ”hoher” Signalpegel des Vergleichssignals d_sig ermittelt werden. Die Bewertungseinrichtung würde dann ein Fehlersignal ausgeben, obwohl die tatsächliche Dauer des entsprechenden Datenauges A–G noch innerhalb des Toleranzbereichs der Spezifikation liegen würde.
Da die erste Abtastschaltung 12 lediglich auf die fallenden Flanken des Steuersignals d_stb getriggert wird, tastet sie lediglich die Datenaugen A, C, E, G ab. Um auch die anderen Datenaugen B, D, F abzufassen, werden das Vergleichssignal d_sig und das Steuersignal d_stb invertiert und der zusätzlichen Abtasteinrichtung 12' zugeführt. Die Abtastung erfolgt dabei analog zu der bereits beschriebenen Abtastung der ersten Abtasteinrichtung 12 jeweils auf der fallenden Flanke des Steuersignals d_sig_n. Wie in der 3 gezeigt ist, weist das vierte Datenauge D eine im Vergleich zu den anderen Datenaugen A, B, C, E, F, G kürzere Dauer auf. Als Ergebnis dieser Abweichung wird bei der Abtastung des invertierten Vergleichssignals d_sig_n ein ”hoher” Signalpegel anstatt eines ”niedrigen” Signalpegels ermittelt. Diese Abweichung wird in der Bewertungseinrichtung 60 entsprechend der Vorgabe als ein Fehler erkannt. Am Signalausgang 61 der Bewertungseinrichtung 60 wird daher zum entsprechenden Zeitpunkt einen Fehlersignal ausgegeben.
Grundsätzlich lässt sich mithilfe des hier beschriebenen Konzepts auch das Einhalten einer maximalen Dauer des Signals überprüfen. Ferner ist auch eine Kombination der beiden Verfahren möglich, indem das jeweilige Vergleichssignal sowohl kurz vor als auch kurz nach einer vorgegebenen Signaldauer abgetastet wird. Die Überprüfung der maximalen Dauer kann gegebenenfalls mit einer analogen Schaltung erfolgen.
Um auch die Einhaltung bestimmter Signalpegel des Ausgangssignals sig+, sig– der integrierten Schaltung 2 zu überprüfen, sind weitere Schaltungsteile vorgesehen. Die 4 zeigt beispielhaft vier Schaltungsteile 20, 30, 40, 50, mithilfe derer jeweils das Einhalten der Vorgabe hinsichtlich der Maskenpunkte 2, 3, 5, und 6 der Compliance-Maske überprüft wird. Dabei werden die beiden Signalzweige sig+ und sig– jeweils separat mit einem oberen und einem unteren durch die Compliance-Maske vorgegebenen Schwellenwert V_OH, V_OL verglichen. Der zweite und der dritte Schaltungsteil 20, 30 tasten dabei den positiven Signalzweig sig+ ab, während der vierte und der fünfte Schaltungsteil 40, 50 für den negativen Signalzweig sig– des Ausgangssignals zuständig sind. Dabei überprüft der zweite Schaltungsteil 20 die Maskenpunkte 2 und 3 des positiven Signalzweigs sig+ anhand des vorgegebenen oberen Schwellenwerts V_OH, während der dritte Schaltungsteil 30 für die Überprüfung der Maskenpunkte 5 und 6 des positiven Signalzweigs sig+ anhand des vorgegebenen unteren Schwellenwerts V_OL zuständig ist. Analog ist der vierte Schaltungsteil 40 für die Überprüfung der Maskenpunkte 2 und 3 und der fünfte Schaltungsteil 50 für die Überprüfung der Maskenpunkte 5 und 6 des negativen Signalzweigs sig– anhand des vorgegebenen oberen bzw. unteren Schwellenwerts V_OH, V_OL zuständig.
Die vier Schaltungsteile 20, 30, 40, 50 weisen dabei einen im wesentlichen gleichen Aufbau auf. Die Eingangsstufe bildet jeweils ein Komparator 21, 31, 41, 51, an dessen Signaleingängen jeweils ein Signalzweig sig+ oder sig– und ein konstantes Referenzsignal V_OH, V_OL anliegt. Das jeweilige Vergleichssignal c_out1, c_out2, c_out3 und c_out4 wird mithilfe einer entsprechenden Abtasteinrichtung 22, 22', 32, 32', 42, 42', 52, 52' zu jeweils betimmten Zeitpunkten t₁, t₂ abgetastet. Dabei ist es vorteilhaft, mehrere Abtasteinrichtungen 22, 22', 32, 32', 42, 42', 52, 52' zur Abtastung des Vergleichssignal c_out1, c_out2, c_out3, c_out4 eines Komparators 21, 31, 41, 51 vorzusehen. Da im vorliegenden Beispiel die Maskenpunkte 2 und 3 bzw. 5 und 6 durch denselben Schwellwert V_OH bzw. V_OL vorgegeben werden, weist z. B. der zweite Schaltungsteil 20 eine Abtasteinrichtung 22 zur Abtastung des Maskenpunktes 2 und eine weitere Abtasteinrichtung 22' zur Abtastung des Maskenpunktes 3 auf, deren Signaleingänge jeweils mit dem Signalausgang des zweiten Komparators 21 verbunden sind. Da die beiden Maskenpunkte 2 und 3 zu jeweils unterschiedlichen Zeitpunkten t₁, t₂ abgetastet werden, muss jede der beiden Abtasteinrichtungen 22, 22' über ein separates Steuersignal d_stb1, d_stb2 getriggert werden. Hierzu sind die Steuereingänge der beiden Abtasteinrichtungen 22, 22' mit den Signalausgängen von zwei verschiedenen Verzögerungseinrichtungen 23, 23' verbunden. Die Verzögerungseinrichtung 23 weist dabei eine erste Verzögerungszeit Δt₁ auf, um eine Abtastung eines Datenauges des zweiten Vergleichssignals c_out1 durch die Abtasteinrichtungen 23 zu dem Zeitpunkt t₁ zu bewirken. Hingegen weist die Verzögerungseinrichtung 23' der Abtasteinrichtung 22' eine zweite Verzögerungszeit Δt₂ auf, um eine Abtastung der Datenaugen des zweiten Vergleichssignals c_out1 durch die Abtasteinrichtung 23' jeweils zu dem Zeitpunkt t₂ zu bewirken. Als Steuersignal d_stb1, d_stb2 der beiden Abtasteinrichtungen 22, 22' dient dabei vorzugsweise das um jeweils eine individuelle Verzögerungszeit Δt₁, Δt₂ verzögerte erste Vergleichssignal d_sig. Der Vorteil dabei ist, dass durch eine Signalflanke des ersten Vergleichssignals d_sig jeweils der Beginn des jeweiligen Datenauges genau markiert wird. Somit können die Signalflanken des ersten Vergleichssignals d_sig zur Festlegung eines Referenzzeitpunkts t₀ für jedes einzelne Datenauge verwendet werden. Anhand des Referenzzeitpunktes t₀ eines Signalabschnitts A–G und der entsprechenden vorgegebenen Verzögerungszeit Δt₁, Δt₂ kann der zugehörige Abtastzeitpunkt t₁, t₂ innerhalb des jeweiligen Signalabschnitts A–G sehr einfach bestimmt werden.
Der dritte Schaltungsteil 30 weist im wesentlichen den gleichen Aufbau auf, wie der zweite Schaltungsteil 20. Allerdings liegt der positive Signalzweig sig+ des Ausgangssignals nunmehr am nichtinvertierenden Signaleingang des Komparators 31 an, während am invertierenden Signaleingang des Komparators 31 das konstante Referenzsignal V_OL anliegt. Mithilfe des dritten Schaltungsteils 30 wird überprüft, ob die Abtastpunkte 5 und 6 des positiven Signalzweigs sig+ nicht oberhalb des vorgegebenen Schwellenwerts V_OL liegen. Als Steuersignal d_stb1_n, d_stb2_n für die beiden Abtasteinrichtungen 32, 32' dient dabei das um eine erste bzw. eine zweite Zeitspanne Δt₁, Δt₂ verzögerte invertierte erste Vergleichssignal d_sig_n.
Der vierte Schaltungsteil 40 ist ebenfalls im wesentlichen analog zum zweiten Schaltungsteil 20 aufgebaut. Dabei liegt der negative Signalzweig sig– des Ausgangssignals am invertierenden Signaleingang des Komparators 41 an, während am nichtinvertierenden Signaleingang das konstante Referenzsignal VON anliegt. Mithilfe des vierten Schaltungsteils 40 wird überprüft, ob die Abtastpunkte 2 und 3 des negativen Signalzweigs sig– nicht unterhalb des vorgegebenen Schwellenwerts V_OH liegen. Analog zum dritten Schaltungsteil 30 dient als Steuersignal d_stb1_n, d_stb2_n für die beiden Abtasteinrichtungen 42, 42' das um eine erste bzw. eine zweite Zeitspanne Δt₁, Δt₂ verzögerte invertierte erste Vergleichssignal d_sig_n.
Schließlich zeigt auch der fünfte Schaltungsteil 50 der einen zu den Schaltungsteilen 20, 30, 40 im wesentlichen analogen Aufbau. Dabei liegt der negative Signalzweig sig– des Ausgangssignals am nichtinvertierenden Signaleingang des Komparators 51 an, während am invertierenden Signaleingang das konstante Referenzsignal V_OL anliegt. Mithilfe des fünften Schaltungsteils 50 wird überprüft, ob die Abtastpunkte 5 und 6 des negativen Signalzweigs sig– nicht oberhalb des vorgegebenen Schwellenwerts V_OL liegen. Analog zum zweiten Schaltungsteil 20 dient als Steuersignal d_stb1, d_stb2 für die beiden Abtasteinrichtungen 52, 52' das um eine erste bzw. eine zweite Zeitspanne Δt₁, Δt₂ verzögerte erste Vergleichssignal d_sig.
Da die Abtasteinrichtungen 22, 52 bzw. 22', 52' des zweiten und des fünften Schaltungsteils 20, 50 jeweils mithilfe des selben Steuersignals d_stb1 bzw. d_stb2 getriggert werden, können sie auch über ein gemeinsames Verzögerungselement gesteuert werden. Das gleiche gilt für die Abtasteinrichtungen 32, 42 bzw. 32', 42'.
Sofern die Compliance-Maske mehr zusätzliche Abtastpunkte vorsieht, die den gleichen Schwellenwert V_OH, V_OL wie die Abtastpunkte 2 und 3 bzw. 5 und 6 aufweisen, können die Schaltungsteile 20, 30, 40, 50 weitere Abtasteinrichtungen und Verzögerungselemente aufweisen, mithilfe derer der Signalpegel des entsprechenden Vergleichssignals c_out1, c_out2, c_out3, c_out4 zu den entsprechenden Zeitpunkten ermittelt werden kann.
Ferner zeigt die 4 auch eine Bewertungseinrichtung 60 der erfindungsgemäßen Vorrichtung. Die gemeinsame Bewertungseinrichtung 60 weist vorzugsweise jeweils einen separaten Signaleingang für jeden der Signalausgänge der Abtasteinrichtungen 12, 12', 22, 22', 32, 32', 42, 42', 52, 52' auf. Grundsätzlich können Signale verschiedener Abtasteinrichtungen auch einen gemeinsamen Signaleingang der Bewertungseinrichtung 60 nutzen. Voraussetzung hierfür ist jedoch, dass die jeweiligen Abtasteinrichtungen ihre Abtastergebnisse zu verschiedenen Zeitpunkten ausgeben.
Die Bewertungseinrichtung 60 speichert die eingehenden Abtastergebnisse vorzugsweise in einem hierfür vorgesehenen Register ab. Bei der Bewertung der Abtastergebnisse wird jedes Abtastergebnis der Schaltungsteile 10, 20, 30, 40, 50 separat anhand der Vorgabe der Spezifikation bewertet. Bei Übereinstimmung aller Abtastergebnisse mit der Spezifikation, zeigt das Ausgangssignal der Bewertungseinrichtung 60 das Ergebnis ”pass” an. Sofern jedoch mindestens eines der Abtastergebnisse nicht der Vorgabe der Spezifikation entsprechen, gibt die Bewertungseinrichtung 60 an ihrem Signalausgang 61 das Fehlersignal ”fail” aus.
Um nach erfolgter Bewertung weitere Datenaugen zu überprüfen, muss die Bewertungseinrichtung 60 gegebenenfalls zurückgesetzt werden. Dies kann z. B. durch ein externes Reset-Signal erfolgen, das die Bewertungseinrichtung 60 über einen entsprechenden Reset-Signaleingang 62 empfängt. Es ist jedoch auch möglich eine Bewertungseinrichtung 60 ohne einen speziellen Reset-Signaleingang 62 vorzusehen, die wobei das Rücksetzen automatisch erfolgt.
Die 5 zeigt beispielhaft einen möglichen Verlauf der Signale der Abtasteinrichtung 22 des zweiten Schaltungsteils 20. Da die Arbeitsweise der Abtasteinrichtungen 22, 22', 32, 32', 42, 42', 52, 52' im vorliegenden Beispiel im wesentlichen identisch ist, wird auf eine separate Darstellung verzichtet. Wie bereits im Zusammenhang mit der 3 beschrieben, ist im oberen Teil des Diagramms eine Folge von Datenaugen A–G dargestellt, die durch die beiden Signalzweige sig+ und sig– des Ausgangssignals gebildet werden. Dabei ist auch der obere Schwellenwert V_OH eingezeichnet. Als Ergebnis des Vergleichs des positiven Signalzweigs sig+ des Ausgangssignals mit dem vorgegebenen Referenzsignal V_OH gibt der zweite Komparator 21 an seinem Signalausgang ein zweites Vergleichssignal c_out1 aus. Dieses zeigt an, ob der positive Signalzweig sig+ über- oder unterhalb des vorgegebenen Referenzsignals V_OH liegt. Das entsprechende Vergleichssignal c_out1, ist im unteren Teil des Diagramms dargestellt. Da der positive Signalzweig sig+ lediglich bei jedem zweiten Datenauge B, D, F über den oberen Schwellenwert V_OH kommt, weist das zweite Vergleichssignal c_out1 vergleichsweise lange ”high”-Phasen und vergleichsweise kurze ”low”-Phasen auf. Zur Steuerung der Abtasteinrichtung 22 des zweiten Schaltungsteils 20 wird das um die vorgegebene Zeitspanne Δt₁ verzögerte erste Vergleichssignal d_sig verwendet, dessen Flanken durch die Kreuzungspunkte der beiden Signalzweige sig+ und sig– bestimmt sind. Dabei ermittelt die Abtasteinrichtung 22 den aktuellen Signalpegel des zweiten Vergleichssignals c_out1 jeweils zu dem Zeitpunkt t₁, der durch die fallende Flanke des Steuersignals d_stb1 bestimmt wird. Im vorliegenden Beispiel ermittelt die Abtasteinrichtung 22 auf diese Weise für die beiden Datenaugen B, F jeweils einen niedrigen Signalpegel des zweiten Vergleichssignals c_out1. Abweichend davon ergibt die Abtastung des vierten Datenauges D zu den durch die fallende Flanke des Steuersignals d_stb1 bestimmten Zeitpunkt t₁ einen hohen Signalpegel des zweiten Vergleichssignals c_out1. Aufgrund dieser Abweichung von der Vorgabe erkennt die Bewertungseinrichtung 60, das der Signalpegel des positiven Signalzweigs sig+ aufgrund einer Signaldeformation zu dem durch den Maskenpunkt 2 vorgegebenen Abtastzeitpunkt t₁ der jeweiligen Signalabschnitts unterhalb des oberen Schwellenwerts V_OH lag. Daher wird die Bewertungseinrichtung 60 beim vierten Signalabschnitt D ein Fehlersignal ausgeben, während bei den anderen beiden Signalabschnitten B und F als Ergebnis ein ”pass” ausgegeben wird.
Grundsätzlich eignet sich das erfindungsgemäße Konzept auch zu Überprüfung, ob der Signalpegel eines Signals zu einem bestimmten Zeitpunkt innerhalb eines vorgegebenen Bereichs liegt. Hierzu kann ein Schaltungsteil das entsprechende Signal daraufhin überprüfen, ob der Signalpegel den niedrigeren der beiden Schwellenwerte nicht unterschreitet. Gleichzeitig kann ein anderer Schaltungsteil überprüfen, ob der Signalpegel des jeweiligen Signals den oberen der beiden Schwellenwerte nicht überschreitet.
Die 6 zeigt die erfindungsgemäße Testvorrichtung 1, die gemeinsam mit der integrierten Schaltungen 2 auf einem Halbleitersubstrat 3 angeordnet ist. Die Testvorrichtung 1 und die integrierte Schaltung 2 sind dabei rein schematisch ohne Berücksichtigung der tatsächlichen Größenverhältnisse dargestellt. Die Anordnung der Testvorrichtung 1 auf dem Chip der integrierten Schaltung ist aufgrund des sehr einfachen Aufbaus der erfindungsgemäßen Testvorrichtung möglich. Wie die Testvorrichtung 1 auf dem Chip angeordnet wird, hängt dabei in erster Linie vom jeweiligen Anwendungsfall ab.
Es ist im Sinne der Erfindung die erfindungsgemäße Vorrichtung nicht auf die in dieser Beschreibung offenbarte Testvorrichtung zu beschränken. Vielmehr kann die erfindungsgemäße Vorrichtung je nach Anwendungsfall auch nur einen der hier vorgestellten Schaltungsteile umfassen. Ferner ist auch eine Vorrichtung mit einer anderen Kombination der hier beschriebenen Schaltungsteile bzw. Schaltungen denkbar. Ebenso ist das erfindungsgemäße Verfahren nicht auf die hier nur beispielhaft beschriebenen Verfahrensschritte eingeschränkt.
Die in der vorangehenden Beschreibung, den Ansprüchen und den Zeichnungen offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination zur Verwirklichung der Erfindung in ihren verschiedenen Ausführungsformen wesentlich sein.

Claims

Verfahren zum Testen einer integrierten Schaltung, umfassend die folgenden Verfahrensschritte: a) Vergleichen des Signalpegels des Ausgangssignals (sig+, sig–) der integrierten Schaltung (2) mit dem Signalpegel eines Referenzsignals (sig–, sig+, V_OL, V_OH), wobei ein Vergleichssignal (d_sig, d_sig_n, c_out1, c_out2, c_out3, c_out4) ausgegeben wird, das abhängig davon, ob der aktuelle Signalpegel des Ausgangssignals (sig+, sig–) über oder unter dem aktuellen Signalpegel des Referenzsignals (sig–, sig+, V_OL, V_OH) liegt, einen ersten oder einen zweiten Wert aufweist; b) Ermitteln des Werts des Vergleichssignals (d_sig, d_sig_n, c_out1, c_out2, c_out3, c_out4) zu einem bestimmten Zeitpunkt (t₁, t₂, t₃), der durch eine bestimmte Signalflanke des um eine vorgegebene Zeitspanne (Δt₃) verzögerten Vergleichssignals (d_sig, d_sig_n) bestimmt wird; c) Bewerten des zum Zeitpunkt (t1, t2, t3) ermittelten Werts des Vergleichsignals (d_sig, d_sig_n, c_out1, c_out2, c_out3, c_out4) anhand einer Vorgabe.
Verfahren nach Anspruch 1, wobei ein Fehlersignal ausgegeben wird, sofern der ermittelte Wert des Vergleichsignals (d_sig, d_sig_n, c_out1, c_out2, c_out3, c_out4) nicht der Vorgabe entspricht.
Verfahren nach Anspruch 1 oder 2, bei dem die Dauer eines durch eine erste und eine zweite Signalflanke des Vergleichssignals (d_sig, d_sig_n) begrenzten Signalabschnitts (A, B, C, D, E, F, G) des Ausgangssignals (sig+, sig–) überprüft wird, wobei der Wert des Vergleichssignals (d_sig, d_sig_n) im Verfahrensschritt b) zu einem Zeitpunkt (t₃) ermittelt wird, der durch die erste Signalflanke als die bestimmte Signalflanke des um eine vorgegebene Zeitspanne (Δt₃) verzögerten Vergleichssignals (d_sig, d_sig_n) bestimmt wird.
Verfahren nach Anspruch 3, wobei überprüft wird, ob die Dauer des Signalabschnitts (A, B, C, D, E, F, G) eine weitere vorgegebene Zeitspanne (Δt₃') nicht unterschreitet, wobei die vorgegebene Zeitspanne (Δt₃), um die das Vergleichssignal (d_sig, d_sig_n) verzögert wird, kürzer als die weitere vorgegebene Zeitspanne (Δt₃') gewählt wird.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem überprüft wird, ob das Ausgangssignal (sig+, sig–) zu einem bestimmten Zeitpunkt (t₁, t₂), der eine vorgegebene Zeitspanne (Δt₁, Δt₂) nach einem Referenzzeitpunkt (t₀) liegt, einen vorgegebenen Signalpegel (V_OH, V_OL) nicht unter- bzw. überschreitet, wobei zur Bestimmung des Referenzzeitpunktes (t₀) der Signalpegel des Ausgangssignals (sig+, sig–) mit dem Signalpegel eines ersten Referenzsignals (sig–, sig+) verglichen und ein erstes Vergleichssignal (d_sig, d_sig_n) ausgegeben wird, das abhängig davon, ob der aktuelle Signalpegel des Ausgangssignals (sig+, sig–) über oder unter dem Signalpegel des ersten Referenzsignals (sig–, sig+) liegt, einen ersten oder einen zweiten Wert aufweist, wobei als Referenzzeitpunkt (t₀) der Zeitpunkt gewählt wird, zu dem das erste Vergleichssignal (d_sig, d_sig_n) die bestimmte Signalflanke aufweist, wobei der Signalpegel des Ausgangssignals (sig+, sig–) im Verfahrensschritt a) mit einem vorgegebenen konstanten Signalpegel eines zweiten Referenzsignals (V_OL, V_OH) verglichen und ein zweites Vergleichssignal (c_out1, c_out2, c_out3, c_out4) ausgegeben wird, das abhängig davon, ob der aktuelle Signalpegel des Ausgangssignals (sig+, sig–) über oder unter dem vorgegebenen konstanten Signalpegel des zweiten Referenzsignals (V_OL, V_OH) liegt, einen ersten oder einen zweiten Wert aufweist, und wobei der Wert des zweiten Vergleichssignals (c_out1, c_out2, c_out3, c_out4) im Verfahrensschritt b) zum Zeitpunkt (t₁, t₂). ermittelt wird.
Verfahren nach Anspruch 5, wobei zur Bestimmung des Zeitpunktes (t₁, t₂), zu dem der Wert des zweiten Vergleichssignals (c_out1, c_out2, c_out3, c_out4) ermittelt wird, das erste Vergleichssignal (d_sig) bzw. das invertierte Vergleichssignal (d_sig_n), um die vorgegebene Zeitspanne (Δt₁, Δt₂) verzögert wird, und wobei der Zeitpunkt (t₁, t₂) durch die erste Signalflanke des verzögerten ersten Vergleichssignals (d_sig) bzw. des verzögerten invertierten Vergleichssignals (d_sig_n) bestimmt wird.
Verfahren nach einem der vorhergehenden Ansprüche, wobei im Verfahrensschritt b) ein erstes oder ein zweites Vergleichssignal (d_sig, d_sig_n, c_out1, c_out2, c_out3, c_out4) mittels einer Abtasteinrichtung (12, 22, 22', 32, 32', 42, 42', 52, 52') zu einem Zeitpunkt (t₁, t₂, t₃) abgetastet und der dabei ermittelte Wert auf einen Ausgang der Abtasteinrichtung (12, 22, 22', 32, 32', 42, 42', 52, 52') ausgegeben wird, zu dem an einem Steuereingang der Abtasteinrichtung (12, 22, 22', 32, 32', 42, 42', 52, 52') eine Signalflanke eines Steuersignals (d_stb, d_stb_n, d_stb1, d_stb1_n, d_stb2, d_stb2_n) detektiert wird, wobei als Steuersignal (d_stb, d_stb_n, d_stb1, d_stb1_n, d_stb2, d_stb2_n) das um eine vorgegebene Zeitspanne (Δt₁, Δt₂, Δt₃) verzögerte erste Vergleichsignal (d_sig) bzw. das um eine vorgegebene Zeitspanne (Δt₁, Δt₂) verzögerte invertierte Vergleichsignal (d_sig_n) dient.
Verfahren nach Anspruch 7, wobei das erste Vergleichssignal (d_sig) nur bei einer steigenden bzw. nur bei einer fallenden Signalflanke des Steuersignals (d_stb) abgetastet wird, wobei das erste Vergleichsignal (d_sig) und das erste Steuersignal (d_stb) invertiert werden und das invertierte Vergleichsignal (d_sig_n) von einer weiteren Abtasteinrichtung (12') abgetastet wird, die mithilfe des invertierten Steuersignals (d_stb_n) gesteuert wird.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die zu den bestimmten Zeitpunkten (t₁, t₂, t₃) ermittelten Werte der Vergleichsignale (d_sig, d_sig_n, c_out1, c_out2, c_out3, c_out4) durch eine gemeinsame Bewertungseinrichtung (60) bewertet werden, wobei die Bewertungseinrichtung (60) ein Fehlersignal ausgibt, wenn wenigstens einer der Werte der Vergleichsignale (d_sig, d_sig_n, c_out1, c_out2, c_out3, c_out4) nicht der Vorgabe entspricht.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausgangssignal (sig+, sig–) und das Referenzsignal (sig–, sig+) als ein gegenläufiges Signalpaar eines differenziellen Signals ausgebildet sind, wobei wenigsten ein Signalabschnitt (A, B, C, D, E, F, G) des differenziellen Signals ein Datenauge bildet.
Verfahren nach einem der vorhergehenden Ansprüche, wobei der Test des Ausgangssignals im Rahmen eines Funktionstests während der Herstellung der integrierten Schaltung erfolgt.
Vorrichtung zum Testen einer integrierten Schaltung (2) umfassend: einen Komparator (11, 21, 31, 41, 51), um den Signalpegel eines Ausgangssignals (sig+, sig–) der integrierten Schaltung (2) mit dem Signalpegel eines Referenzsignals (sig–, sig+, V_OL, V_OH) zu vergleichen, wobei der Komparator (11, 21, 31, 41, 51) ausgebildet ist, an seinem Signalausgang ein Vergleichsignal (d_sig, d_sig_n, c_out1, c_out2, c_out3, c_out4) auszugeben, das abhängig davon, ob der aktuelle Signalpegel des Ausgangssignals (sig+, sig–) über oder unter dem aktuellen Signalpegel des Referenzsignals (sig–, sig+, V_OL, V_OH) liegt, einen ersten oder einen zweiten Wert aufweist, – eine Abtasteinrichtung (12, 12', 22, 22', 32, 32', 42, 42', 52, 52'), um den Wert des Vergleichssignals (d_sig, d_sig_n, c_out1, c_out2, c_out3, c_out4) zu einem bestimmten Zeitpunkt (t1, t2, t3) zu ermitteln, der durch eine bestimmte Signalflanke des um eine vorgegebene Zeitspanne (Δt₃) verzögerten Vergleichssignals (d_sig, d_sig_n) bestimmt wird; und – eine Bewertungsschaltung (60), um den zum Zeitpunkt (t1, t2, t3) ermittelten Wert des Vergleichsignals (d_sig, d_sig_n, c_out1, c_out2, c_out3, c_out4) anhand einer Vorgabe zu bewerten.
Vorrichtung nach Anspruch 12, wobei ein erster Komparator (11) mit zwei Signaleingängen und einem Signalausgang vorgesehen ist, wobei am ersten Eingang das Ausgangssignal (sig+, sig–) und am zweiten Eingang das Referenzsignal (sig–, sig+) anliegt, wobei der erste Komparator (11) ausgebildet ist, an seinem Signalausgang ein erstes Vergleichsignal (d_sig, d_sig_n) auszugeben, das abhängig davon, ob der aktuelle Signalpegel des Ausgangssignals (sig+, sig–) über oder unter dem Signalpegel des ersten Referenzsignals (sig–, sig+) liegt, einen ersten oder einen zweiten Wert aufweist, wobei eine erste Abtasteinrichtung (12, 12') vorgesehen ist, die einen mit dem Signalausgang des ersten Komparators (11) verbundenen Signaleingang, einen Steuereingang und einen Signalausgang aufweist, wobei eine erste einstellbare Verzögerungseinrichtung (13) vorgesehen ist, die einen mit dem Signalausgang des ersten Komparators (11) verbundenen Signaleingang und einen mit dem Steuereingang der ersten Abtasteinrichtung (12, 12') verbundenen Signalausgang aufweist, wobei die erste einstellbare Verzögerungseinrichtung (13) ausgebildet ist, das an seinem Signaleingang anliegende erste Vergleichsignal (d_sig) um eine vorgegebene Zeitspanne (Δt₃) zu verzögern und an seinem Signalausgang auszugeben, wobei die erste Abtasteinrichtung (12, 12') ausgebildet ist, den aktuellen Wert des an ihrem Signaleingang anliegenden ersten Vergleichsignals (d_sig, d_sig_n) zu einem Zeitpunkt (t₃) zu ermitteln und an ihren Signalausgang auszugeben, zu dem an ihrem Steuereingang eine Signalflanke des um die vorgegebenen Zeitspanne (Δt₃) verzögerten Vergleichsignals (d_sig, d_sig_n) detektiert wird, und wobei die Bewertungsschaltung (60) einen mit dem Signalausgang der ersten Abtasteinrichtung (12, 12') verbundenen Signaleingang und einen Signalausgang aufweist, wobei die Bewertungsschaltung (60) ausgebildet ist, um den zum Zeitpunkt (t₃) ermittelten Wert des Vergleichsignals (d_sig, d_sig_n) anhand der Vorgabe zu bewerten und ein Fehlersignal an ihren Signalausgang auszugeben, sofern der ermittelte Wert des ersten Vergleichsignals (d_sig, d_sig_n) nicht der Vorgabe entspricht.
Vorrichtung nach Anspruch 13, wobei wenigsten ein zweiter Komparator (21, 31, 41, 51) mit zwei Signaleingängen und einem Signalausgang vorgesehen ist, um den Signalpegel des an seinem ersten Signaleingang anliegenden Ausgangssignals (sig+, sig–) mit dem Signalpegel eines an seinem zweiten Signaleingang anliegenden vorgegebenen konstanten Referenzsignals (V_OH, V_OL) zu vergleichen, wobei der zweite Komparator (21, 31, 41, 51) ausgebildet ist, an seinem Signalausgang ein zweites Vergleichsignal (c_out1, c_out2, c_out3, c_out4) auszugeben, das abhängig davon, ob der aktuelle Signalpegel des Ausgangssignals (sig+, sig–) über oder unter dem Signalpegel des vorgegebenen konstanten Referenzsignals (V_OH, V_OL) liegt, einen ersten oder einen zweiten Wert aufweist, wobei eine zweite Abtasteinrichtung (22, 22' 32, 32', 42, 42', 52, 52') vorgesehen ist, die einen mit dem Signalausgang des zweiten Komparators (21, 31, 41, 51) verbundenen Signaleingang, einen Steuereingang und einen Signalausgang aufweist, wobei eine zweite einstellbare Verzögerungseinrichtung (23, 23', 33, 33', 43, 43', 53, 53') vorgesehen ist, die einen mit dem Signalausgang des ersten Komparators (11) verbundenen Signaleingang und einen mit dem Steuereingang der zweiten Abtasteinrichtung (22, 22' 32, 32', 42, 42', 52, 52') verbundenen Signalausgang aufweist, wobei die zweite einstellbare Verzögerungseinrichtung (23, 23', 33, 33', 43, 43', 53, 53') ausgebildet ist, das an ihrem Signaleingang anliegende erste Vergleichsignal (d_sig, d_sig_n) um eine vorgegebene Zeitspanne (Δt₁, Δt₂) zu verzögern und an ihren Signalausgang auszugeben, wobei die zweite Abtasteinrichtung (22, 22' 32, 32', 42, 42', 52, 52') ausgebildet ist, den aktuellen Wert des an ihrem Signaleingang anliegenden zweiten Vergleichsignals (c_out1, c_out2, c_out3, c_out4) zu einem Zeitpunkt (t₁, t₂) zu ermitteln und an einen Signalausgang auszugeben, zu dem an ihrem Steuereingang eine Signalflanke detektiert wird,
Vorrichtung nach Anspruch 14, wobei der Signalausgang des zweiten Komparators (21, 31, 41, 51) mit den Signaleingängen zweier Abtasteinrichtungen (22, 22' 32, 32', 42, 42', 52, 52') verbunden ist, wobei die Steuereingänge der beiden Abtasteinrichtungen (22, 22' 32, 32', 42, 42', 52, 52') mit den Signalausgängen jeweils einer einstellbaren Verzögerungseinrichtung (23, 23', 33, 33', 43, 43', 53, 53') verbunden sind, wobei die Signaleingänge der beiden einstellbaren Verzögerungseinrichtungen (23, 23', 33, 33', 43, 43', 53, 53') mit dem Signalausgang des ersten Komparators (11) verbunden sind, wobei die einstellbaren Verzögerungseinrichtungen (23, 23', 33, 33', 43, 43', 53, 53') ausgebildet sind, um das an ihren Signaleingang anliegende erste Vergleichssignal (d_sig, d_sig_n) um jeweils eine unterschiedliche Verzögerungszeit (Δt₁, Δt₂) zu verzögern und an ihre Signalausgänge auszugeben.
Vorrichtung nach einem der Ansprüche 12 bis 15, wobei die Bewertungseinrichtung (60) wenigstens zwei Signaleingänge aufweist, wobei jeder Signaleingang mit dem Ausgang jeweils einer Abtasteinrichtung (12, 12', 22, 22', 32, 32', 42, 42', 52, 52') verbunden ist, und wobei die Bewertungseinrichtung (60) ausgebildet ist, ein Fehlersignal auf ihrem Signalausgang auszugeben, sofern der Wert wenigstens eines der von den Abtasteinrichtungen (12, 12', 22, 22', 32, 32', 42, 42', 52, 52') ermittelten Vergleichsignale (d_sig, d_sig_n, c_out1, c_out2, c_out3, c_out4) nicht der Vorgabe entspricht.
Vorrichtung nach einem der Ansprüche 12 bis 16, wobei die Vorrichtung (1) zusammen mit der integrierten Schaltung (2) auf einem Halbleitersubstrat (3) angeordnet ist.