DE102007011437B4

DE102007011437B4 - Testvorrichtung zum Testen von Ausgangstreibern

Info

Publication number: DE102007011437B4
Application number: DE102007011437A
Authority: DE
Inventors: Hans-Gerd Kirchhoff
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2007-03-08
Filing date: 2007-03-08
Publication date: 2009-05-28
Anticipated expiration: 2027-03-09
Also published as: US20080222452A1; DE102007011437A1

Abstract

Testvorrichtung (100) zum Testen einer zu testenden Schaltungseinheit (101), mit:
a) einer ersten Testeinrichtung (102), die außerhalb der zu testenden Schaltungseinheit (101) angeordnet und zur Erfassung niedrigfrequenter Signale ausgelegt ist; und
b) einer zweiten Testeinrichtung (103), die integral mit der zu testenden Schaltungseinheit (101) angeordnet und zur Erfassung hochfrequenter Signale ausgelegt ist;
wobei die zweite Testeinrichtung (103) aufweist:
c) eine Abtasthalteeinheit (405) zum Abtasten mindestens eines Spannungswerts eines aus der zu testenden Schaltungseinheit (101) ausgegebenen Ausgangssignals (207) mit zueinander zeitverzögerten Abtasthaltesignalen und zum Halten des abgetasteten Spannungswerts; und
d) eine Logikeinheit (104) zur Ansteuerung der Abtasthalteeinheit (405), wobei
e) die Logikeinheit (104) einen Testmustergenerator (409) zur Erzeugung eines periodischen Testmusterdatenstroms (205) aufweist, mit welchem die zu testende Schaltungseinheit (101) testbar ist, und
f) der mittels der zweiten Testeinrichtung (103) abgetastete Spannungswert als ein Testergebnissignal (203) der ersten Testeinrichtung (102) zugeführt wird.

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung betrifft allgemein Testschaltungen zum Testen von elektronischen Treibereinheiten. Insbesondere betrifft die vorliegende Erfindung Testschaltungen zum Testen von elektronischen Treibereinheiten, die für hohe Datenübertragungsgeschwindigkeiten ausgelegt sind.
Treibereinheiten, insbesondere Hochgeschwindigkeits-Treibereinheiten, werden beispielsweise auf der Senderseite vieler Schnittstelleneinheiten wie Intrachips, Multichips, Board-Level-Einheiten oder System-Level-Einheiten benötigt. An diese Treiber sind bestimmte Anforderungen hinsichtlich Sendeamplitude, Sendefrequenz und Flankensteilheit gestellt. Als ein Beispiel derartiger Treiber ist beispielsweise der Universal Serial Bus (USB), IBEB1394 (Firewire), VDLS, Write-Channel, SDI (Serial Digital Interface) etc. in herkömmlichen Schaltungsanordnungen im Einsatz. Ferner werden für viele Schnittstelleneinheiten differenzielle Treiber wie beispielsweise LVDS (Low Voltage Differential Signalling) wie beispielsweise JESD96 eingesetzt.
STAND DER TECHNIK
Bei der Herstellung einer integrierten Schaltung, welche einen differenziellen Treiber gemäß einer LVDS-Schnittstelle aufweist, besteht das Problem, dass derartige Treibereinrichtungen eine in einem sogenannten Augendiagramm definierte Kenngröße sicher einhält. Zu diesem Zweck sind Testvorrichtungen vorzusehen, die derartige Treibereinheiten hinsichtlich spezifischer Parameter wie Sendeamplitude, Sendefrequenz und Flankensteilheit überwachen.
Beispielsweise ist der LVDS (Low Voltage Differential Signalling)-Schnittstellenstandard für eine Hochgeschwindigkeits-Datenübertragung vorgesehen. LVDS ist standardisiert nach AMSI/TIA/PIA-644-1995. Die wesentlichen Merkmale von LVDS sind differenzielle Spannungspegel und relativ geringe Spannungswerte (low voltage). Hierbei erfolgt eine differenzielle Signalübertragung dadurch, dass zwei Leitungen verwendet werden und die Differenz der Spannungen für den Logikzustand herangezogen wird. Bei LVDS beträgt die Spannungsdifferenz üblicherweise 0,3 Volt, während eine absolute Spannung bei ca. 1,2 Volt bereitgestellt wird. Ein Logikwechsel wird durch ein Umpolen der Leitungen herbeigeführt. Bei einer derartigen symmetrischen Signalübertragung sind die Signale auf den zwei Leitungen immer entgegengesetzt.
Üblicherweise werden die zwei Leitungen (Pfade) eng aneinanderliegend angeordnet, um eine geringe Störaussendung sicherzustellen. Die Leitungsimpedanz über die gesamte Übertragungsstrecke inklusive möglicher Steckverbindungen ist im Wesentlichen konstant. Derartige Übertragungsstrecken werden auch im GBit/s-Bereich eingesetzt. Hierbei sind die beiden Leitungslängen exakt gleich auszulegen, um Laufzeitunterschiede zu vermeiden. Ein wesentliches Problem bei einer derartigen LVDS-Signalübertragung bei sehr hohen Datenübertragungsraten liegt darin, dass die Funktionsfähigkeit einer Treibereinheit überprüft werden muss.
GERNER, M.; MÜLLER, B.; SANDWEG, G. „Selbsttest digitaler Schaltungen. München [u. a.]", Oldenbourg, 1990, Seiten 74–86, 239–259, ISBN 3-486-21765-8 beschreiben den standardisierten Boundary-Scan-Test gemäß der Norm IEEE 1149.1, mit welchem eine oder mehrere zu testende Schaltungseinheiten über eine normierte serielle Schnittstelle getestet werden können. Eine in der integrierten Schaltung eingebaute Boundary-Scan-Architektur umfasst ein Boundary-Scan-Register, ein Instruktionsregister, einen TAP-Controller und einen Instruktionsdecoder.
PARKER, K. P., "The Boundary Scan Handbook. 3. Auflage, Boston [et al.]", Kluwer Academic Publishers, 2003, Seiten 8–39, 151–154, 225–256. ISBN 1-4020-7496-4 erläutert einen standardisierten Boundary-Scan-Test gemäß der Norm IEEE 1149.1 Ein dort aufgeführter Betriebsmodus „Sample" ermöglicht lediglich ein Abtasten eines Schnappschusses eines Ausgangssignals.
Die DE 10138556 C1 offenbart eine Vorrichtung zum Testen der Eingangs- und Ausgangstreiber einer zu testenden Schaltung. Einzelne Signalanschlüsse der zu testenden Schaltung, die Eingangs- bzw. Ausgangstreibern zugeordnet sind, sind in Reihe zu einem Ringoszillator bzw. zu einer offenen Kette verschaltet. Die Schwingung des Ringoszillators bzw. die entsprechende Verzögerungszeit wird dann ausgewertet. Durch Vorsehen entsprechender steuerbarer Schalter kann die Konfiguration des Ringoszillators bzw. der Kette variabel in Abhängigkeit von den jeweils zu testenden Eingangs- bzw. Ausgangstreibern modifiziert werden.
Die US 6895535 B2 offenbart eine Schaltung und ein Verfahren zum Testen von Hochgeschwindigkeits-Daten-Empfängern und -Treibern mit Hilfe des sogenannten Augendiagramms.
DARSTELLUNG DER ERFINDUNG
Die Aufgabe der vorliegenden Erfindung besteht darin, eine Testvorrichtung zum Testen von zu testenden Schaltungseinheiten bereitzustellen, die ein effizientes und kostengünstiges Testen von schnellen Vorgängen in den zu testenden Schaltungseinheiten ermöglicht.
Diese Aufgabe wird erfindungsgemäß durch eine Testvorrichtungen zum Testen von zu testenden Schaltungseinheiten mit den Merkmalen des Patentanspruchs 1 gelöst. Ferner wird die obige Aufgabe durch ein in dem nebengeordneten Patentanspruch 4 angegebenes Verfahren gelöst. Darüber hinaus wird eine Schaltungseinheit gemäß Patentanspruch 9 bereitgestellt.
Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Ein Aspekt der Erfindung besteht darin, eine Testvorrichtung zum Testen einer zu testenden Schaltungseinheit mit einer ersten Testeinrichtung, die außerhalb der zu testenden Schaltungseinheit angeordnet und zur Erfassung niedrigfrequenter Signale ausgelegt ist, und einer zweiten Testeinrichtung, die integral mit der zu testenden Schaltungseinheit angeordnet und zur Erfassung hochfrequenter Signale ausgelegt ist, bereitzustellen, wobei die zweite Testeinrichtung eine Abtasthalteeinheit zum Abtasten mindestens eines Spannungswerts eines aus der zu testenden Schaltungseinheit ausgegebenen Ausgangssignals mit zueinander zeitverzögerten Abtasthaltesignalen und zum Halten des abgetasteten Spannungswerts, und eine Logikeinheit zur Ansteuerung der Abtasthalteeinheit aufweist, wobei die Logikeinheit einen Testmustergenerator zur Erzeugung eines periodischen Testmusterdatenstroms aufweist, mit welchem die zu testende Schaltungseinheit testbar ist, und der mittels der zweiten Testeinrichtung abgetastete Spannungswert als ein Testergebnissignal der ersten Testeinrichtung zugeführt wird.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
In den Zeichnungen zeigen:
1 ein zur Analyse eines Ausgangssignals aus einer zu testenden Schaltungseinheit gebildetes Augendiagramm zur Feststellung der Funktionsfähigkeit der zu testenden Schaltungseinheit;
2a ein Blockdiagramm, das die wesentlichen Blöcke der Testvorrichtung, die einerseits in der zu testenden Schaltungseinheit, und andererseits extern der zu testenden Schaltungseinheit angeordnet sind, zum Verständnis der Prinzipien der vorliegenden Erfindung veranschaulicht;
2b ein detailliertes Blockdiagramm der zu testenden Schaltungseinheit mit in einer integral mit der zu testenden Schaltungseinheit angeordneten Testeinrichtung und einer außerhalb der zu testenden Schaltungseinheit angeordneten Testeinrichtung gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
3 eine erfindungsgemäße Ausführungsform der Logikeinheit, welche in derjenigen Testeinrichtung enthalten ist, welche innerhalb der zu testenden Schaltungseinheit angeordnet ist;
4 ein Ablaufdiagramm zur Darstellung von Abtasthaltesignalen und einem Ausgangsdifferenzsignal der zu testenden Schaltungseinheit zur Erläuterung der Funktion der in 3 dargestellten Logikeinheit;
5 einen weitere Logikeinheit, die in derjenigen Testeinrichtung angeordnet ist, die integral mit der zu testenden Schaltungseinheit ausgebildet ist, gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
6 eine Testvorrichtung, bei der diejenige Testeinrichtung, die integral mit der zu testenden Schaltungseinheit angeordnet ist, gegenüber dem in 2b gezeigten Ausführungsbeispiel variiert ist; und
7 eine Testvorrichtung, bei der ein endlicher Automat innerhalb derjenigen Testeinrichtung, die integral mit der zu testenden Schaltungseinheit angeordnet ist, bereitgestellt ist, gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten oder Schritte.
WEGE ZUR AUSFÜHRUNG DER ERFINDUNG
Im Folgenden werden Ausführungsbeispiele der vorliegenden Erfindung detaillierter beschrieben.
Gemäß einem Aspekt der vorliegenden Erfindung ist eine Testvorrichtung zum Testen von zu testenden Schaltungseinheiten bereitgestellt, welche im Wesentlichen umfasst:

a) eine erste Testeinrichtung, die außerhalb der zu testenden Schaltungseinheit angeordnet ist;
b) eine zweite Testeinrichtung, die integral mit der zu testenden Schaltungseinheit angeordnet ist;
c) eine in der zweiten Testeinrichtung angeordnete Abtasthalteeinheit zum Abtasten mindestens eines Spannungswerts eines aus der zu testenden Schaltungseinheit ausgegebenen Ausgangssignals und zum Halten des abgetasteten Spannungswerts; und
d) eine Logikeinheit zur Ansteuerung der Abtasthalteeinheit, wobei der mittels der zweiten Testeinrichtung abgetastete Spannungswert als ein Testergebnissignal der ersten Testeinrichtung zugeführt wird.

Ein wesentlicher Vorteil der vorliegenden Erfindung besteht darin, dass die zweite Testeinrichtung als eine Einheit mit der zu testenden Schaltungseinheit ausgebildet ist. Die zweite Testeinrichtung weist vorzugsweise eine Abtasthalteeinheit zum Abtasten mindestens eines Spannungswerts eines aus der zu testenden Schaltungseinheit ausgegebenen Ausgangssignals und zum Halten des abgetasteten Spannungswerts auf. Eine in der zu testenden Schaltungseinheit angeordnete Logikeinheit steuert hierbei die Abtasthalteschaltung an, wobei der mittels der zweiten Testeinrichtung abgetastete Spannungswert als ein Testergebnissignal ausgegeben und der ersten Testeinrichtung zugeführt wird.
Somit weist die erfindungsgemäße Testvorrichtung den Vorteil auf, dass durch die Integration einer internen Testschaltung Anforderungen an externe Testeinrichtungen verringert werden, derart, dass ein kompletter Testzyklus, der den Logikteil und den LVDS-Treiberteil der zu testenden Schaltungseinheit umfasst, auf einem preiswerten Logiktester ablaufen kann, ohne dass Testzeiten verlängert, Testgenauigkeiten reduziert oder ein Chipflächenverbrauch nennenswert erhöht werden. Auf diese Weise ergibt sich der Vorteil, dass die Testkosten erheblich verringert werden.
Ferner weist das erfindungsgemäße Verfahren zum Testen von zu testenden Schaltungseinheiten im Wesentlichen die folgenden Schritte auf:

a) Verbinden einer zu testenden Schaltungseinheit, welche eine zweite Testeinrichtung integral mit derselben gebildet aufweist, mit einer ersten Testeinrichtung, die außerhalb der zu testenden Schaltungseinheit angeordnet ist;
b) Abtasten, mittels einer in der zweiten Testeinrichtung angeordneten Abtasthalteeinheit, mindestens eines Spannungswerts eines aus der zu testenden Schaltungseinheit ausgegebenen Ausgangssignals;
c) Ansteuern der Abtasthalteeinheit mittels einer in der zweiten Testeinrichtung angeordneten Logikeinheit;
d) Halten des abgetasteten Spannungswerts mittels der Abtasthalteeinheit; und
e) Ausgeben des mittels der zweiten Testeinrichtung abgetasteten Spannungswerts als ein Testergebnissignal und Zuführen des Testergebnissignals zu der ersten Testeinrichtung.

Weiterhin wird erfindungsgemäß eine Schaltungseinheit bereitgestellt, die mit einer Testvorrichtung testbar ist, mit:

a) einer zweiten Testeinrichtung, die integral in der zu testenden Schaltungseinheit angeordnet ist und welche aufweist:
a1) eine Abtasthalteeinheit zum Abtasten mindestens eines Spannungswerts eines aus der zu testenden Schaltungseinheit (101) ausgegebenen Ausgangssignals und zum Halten des abgetasteten Spannungswerts; und
a2) eine Logikeinheit zur Ansteuerung der Abtasthalteeinheit, wobei
b) der mittels der zweiten Testeinrichtung abgetastete Spannungswert als ein Testergebnissignal ausgegeben wird.

Gemäß einer bevorzugten Weiterbildung der vorliegenden Erfindung sind die ersten und zweiten Testeinrichtungen derart ausgelegt, dass die erste Testeinrichtung hauptsächlich zur Erfassung niedrigfrequenter Signale ausgelegt ist, während die zweite Testeinrichtung hauptsächlich zur Erfassung hochfrequenter bzw. hochtransienter Signale ausgelegt ist.
Gemäß einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung weist die Logikeinheit einen Testmustergenerator zur Erzeugung eines Testmusterdatenstroms auf. Dieser Testmusterdatenstrom wird der zu testenden Schaltungseinheit zugeführt und dient zum Testen der zu testenden Schaltungseinheit.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung weist die Logikeinheit eine Verzögerungseinrichtung zur Erzeugung des Abtasthaltesignals aus einem der zu testenden Schaltungseinheit zugeführten Takteingangssignal auf.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung weist die Logikeinheit einen Ringoszillator zur Erzeugung des Abtasthaltesignals aus einem der zu testenden Schaltungseinheit zugeführten Takteingangssignal auf.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird die zu testenden Schaltungseinheit mittels periodischer Null-Eins-Folgen in der zweiten Testeinrichtung getestet.
Vorzugsweise erfolgt eine Analyse des Testergebnissignals mittels einer Augenöffnung eines Augendiagramms in der zweiten Testeinrichtung.
Auf diese Weise ermöglichen es die Testvorrichtung zum Testen von zu testenden Schaltungseinheiten und das zugehörige Verfahren, die oben angegebene Aufgabe der vorliegenden Erfindung zu lösen.
Um die Funktionsfähigkeit einer zu testenden Schaltungseinheit beurteilen zu können, wird ein in 1 gezeigtes Augendiagramm herangezogen. Ein derartiges Augendiagramm entspricht einer Darstellung von Ausgangsdifferenzsignalen, die aus der zu testenden Schaltungseinheit bzw. einer in dieser angeordneten Hochfrequenztreibereinrichtung ausgegeben werden. Hierbei entspricht ein in 1 dargestellter heller Bereich EB einem "erlaubten Band", während dunkel dargestellte Bereiche VB "verbotenen Bändern" entsprechen.
Ein mit dem Bezugszeichen 207 gekennzeichnetes Ausgangsdifferenzsignal muss sich somit, um eine Funktionsfähigkeit einer zu testenden Schaltungseinheit sicherzustellen, in dem erlaubten Band EB befinden. In typischer Weise beträgt eine minimale Sendeamplitude |V_min| > 100 mV_PP. Eine derartige Amplitude ist in 1 mit dem Bezugszeichen 201 gekennzeichnet.
Die Flankensteilheit des Ausgangsdifferenzsignals 207 bestimmt die minimale Augenöffnung 202. Eine minimale Augenöffnung von T_min > 55%·1/(2·f_Takt) wird hierbei gefordert. Bei einer typischen Taktfrequenz von 156 MHz ergibt sich hierbei eine Augenöffnung 202 von T_min > 1,76 Nanosekunden (ns).
2a veranschaulicht ein Blockbild zur Erläuterung der Prinzipien der vorliegenden Erfindung. Dargestellt in 2a sind eine zu testende Schaltungseinheit 101 und eine erste Testeinrichtung 102, welche die Testvorrichtung 100 ausbilden. Zwischen der zu testenden Schaltungseinheit 101 und der ersten Testeinrichtung 102 werden Signale ausgetauscht, d. h. ein Teststeuersignal 210 von der ersten Testeinrichtung 102 zu der zu testenden Schaltungseinheit 101 und ein Testergebnissignal 203 von der zu testenden Schaltungseinheit 101 zu der ersten Testeinrichtung 102. Erfindungsgemäß weist die zu testende Schaltungseinheit 101 eine Steuerschnittstelleneinheit 108 auf, welche mit einer Controllereinheit 106 der ersten Testeinrichtung 102 kommunizieren kann.
Ferner weist die zu testende Schaltungseinheit 101 eine zweite Testeinrichtung 103 auf, welche einen Test bezüglich hochtransienter Vorgänge in der zu testenden Schaltungseinheit 101 durchführt. Eine derartige Testdurchführung ist untenstehend detailliert beschrieben.
Das Ergebnis dieses Tests wird als das Testergebnissignal 203 einer in der ersten Testeinrichtung 102 angeordneten Testereingangsschaltung 107 zugeführt. Die Testereingangsschaltung 107 weist u. a. eine Speichereinheit zum Speichern des Testergebnissignals 203 auf. Die Testereingangsschaltung 107 ist ferner mit einer in der ersten Testeinrichtung 102 angeordneten Analyse- und Steuereinrichtung 105 verbunden, welche einen gesamten Testablauf steuert. So steuert die Analyse- und Steuereinrichtung 105 auch einen Datenaustausch zwischen der Controllereinheit 106 und der Steuerschnittstelleneinheit 108 der zu testenden Schaltungseinheit 101.
Hierbei weisen die erste Testeinrichtung 102 und die zweite Testeinrichtung 103 unterschiedliche Eigenschaften auf, derart, dass die erste Testeinrichtung 102 zur Erfassung niedrigfrequenter Signale ausgelegt ist, während die zweite Testeinrichtung, die integral mit der zu testenden Schaltungseinheit 101 angeordnet ist, zur Erfassung und zum Testen hochfrequenter bzw. hochtransienter Signale ausgelegt ist.
Auf diese Weise kann die erste Testeinrichtung 102 einfach und kostengünstig ausgelegt werden. Die Funktionsweise der zweiten Testeinrichtung 103 wird untenstehend unter Bezugnahme auf die 2b bis 7 erläutert werden.
2b zeigt ein detailliertes Blockdiagramm einer Testvorrichtung gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. Es sei darauf hingewiesen, dass aus Vereinfachungsgründen schaltungstechnische Details wie Abschlusswiderstände, Lastimpedanzen etc. in den nachfolgenden Figuren weggelassen sind, da sie nichts zum Verständnis der vorliegenden Erfindung beitragen.
Wie in 2b gezeigt, ist die erfindungsgemäße Testvorrichtung 100 in eine erste Testeinrichtung 102 (rechter gestrichelter Block in 2b) und eine zweite Testeinrichtung 103 (gestrichelter Block innerhalb der zu testenden Schaltungseinheit 101) aufgeteilt. In dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ist ein Testen eines Hochgeschwindigkeitstreibers veranschaulicht, der durch die Sendeeinheit 401 dargestellt ist.
Es sei jedoch darauf hingewiesen, dass die erfindungsgemäße Testvorrichtung nicht auf ein Testen von Hochgeschwindigkeitstreibern beschränkt ist. Vorteilhaft lässt sich die erfindungsgemäße Testvorrichtung zum Testen von zu testenden Schaltungseinheiten 101 einsetzen, welche Signale mit schnellen Übergängen aufweisen.
Die Sendeeinheit 401 der zu testenden Schaltungseinheit 101 gibt ein differenzielles Signal auf zwei Pfaden P1 bzw. P2 aus. Das von der Sendeeinheit 401 bereitgestellte Signal wird als ein Ausgangsdifferenzsignal 207 weiteren Schaltungseinheiten (nicht gezeigt) zugeführt. Zur Überprüfung der Funktionsfähigkeit der zu testenden Schaltungseinheit 101 wird das Ausgangsdifferenzsignal 207 herangezogen. Seriell angeordnet sind in den beiden differenziellen Ausgangspfaden P1, P2 der zu testenden Schaltungseinheit 101 jeweils eine Entladungsschutzeinheit, ESD (ESD = Electrostatic Discharge, elektrostatische Entladung) 304 und eine Anschlusseinheit 303. Die Entladungsschutzeinheiten 304 schützen die gesamte Schaltungsanordnung vor Überspannungen bzw. transienten Spannungspulsen. Die Anschlusseinheiten 303 dienen einem Anschluss der zu testenden Schaltungseinheit an externe Schaltungseinheiten.
Wie ferner in 2b veranschaulicht, ist der Sendeeinheit 401 eine Eingangsmultiplexereinheit 403 vorgeschaltet, welche zwischen einem Testmusterdatenstrom 205 und dem Eingangsdatenstrom 204 in Abhängigkeit von der Zuführung eines Testauswahlsignals 206 umschaltet. Bei einem Testbetrieb wird der Testmusterdatenstrom 205 zum Testen der Sendeeinheit bzw. der zugeordneten Hochgeschwindigkeitstreibereinheiten durch die Eingangsmultiplexereinheit 403 geleitet.
Wie in 2b gezeigt, umfasst die zweite Testeinrichtung 103 die Logikeinheit 104, welche die Steuerschnittstelleneinheit 108 zur Kommunikation mit der ersten Testeinrichtung 102 aufweist. Ferner umfasst die zweite Testeinrichtung 103 Schaltungskomponenten zur Abtastung des Ausgangsdifferenzsignals 207. Zu diesem Zweck wird das Ausgangsdifferenzsignal am Ausgang der zu testenden Schaltungseinheit 101 abgegriffen und über Entladungsschutzeinheiten 304 einer Pfadmultiplexereinheit 404 zugeleitet. Die Pfadmultiplexereinheit 404 dient dazu, zwischen den einzelnen differenziellen Pfaden P1 und P2 in Abhängigkeit von einem zugeführten Pfadauswahlsignal 208 umzuschalten.
Das Pfadauswahlsignal 208 wird ebenso wie das Testauswahlsignal 206 in der Logikeinheit 104, die untenstehend detaillierter beschrieben ist, erzeugt. Somit wird durch die Pfadmultiplexereinheit 404 entweder der Pfad P1 oder der Pfad P2 durchgeschaltet, wobei der entsprechende differenzielle Anteil des Ausgangsdifferenzsignals 207 an dem Ausgang der Pfadmultiplexereinheit 404 bereitsteht. Der Ausgang der Pfadmultiplexereinheit 404 ist mit einer Abtasthalteeinheit 405 verbunden, die durch ein Abtasthaltesignal 209 angesteuert wird.
Die Erzeugung des Abtasthaltesignals 209 wird untenstehend detaillierter unter Bezugnahme auf die 3 bis 7 erläutert werden. An dieser Stelle sei lediglich angemerkt, dass die Abtasthalteeinheit 405 zu bestimmten, fest vorgegebenen Zeitpunkten Proben des entsprechenden Teils des Ausgangsdifferenzsignals 207, das durch die Pfadmultiplexereinheit 404 vorgegeben wird, abtastet und einen entsprechenden Spannungswert hält.
Die Abtasthalteeinheit 405 tastet mindestens einen Spannungswert des aus der zu testenden Schaltungseinheit 101 ausgegebenen differenziellen Ausgangssignals 207 ab und hält den abgetasteten Spannungswert. Auf diese Weise ist es möglich, „on chip", d. h. auf der zu testenden Schaltungseinheit 101 bereits eine Vorverarbeitung der hochtransienten Signale vorzunehmen, so dass anschließend aus der zweiten Testeinrichtung 103, die innerhalb der zu testenden Schaltungseinheit 101 angeordnet ist, lediglich ein niederfrequentes bzw. Gleichspannungssignal zu der extern angeordneten ersten Testeinrichtung 102 ausgegeben werden muss.
Auf die Abtasthalteeinheit 405 folgend ist eine Filtereinheit 406 angeordnet, mit welcher eine Filterung des aus der Abtasthalteeinheit 405 ausgegebenen Signals vorgenommen wird. Auf die Filtereinheit 406 folgt eine Verstärkereinheit 407 zur Verstärkung des aus der Filtereinheit 406 ausgegebenen Spannungssignals. Das verstärkte Spannungssignal wird über eine Entladungsschutzeinheit 304 und eine Anschlusseinheit 303 der zu testenden Schaltungseinheit 101 nach außen als ein Testergebnissignal 203 ausgegeben.
Ein wesentlicher Vorteil der vorliegenden Erfindung besteht darin, dass die erste Testeinrichtung 102 (rechter gestrichelter Block in 2b) durch die Vorverarbeitung in der zweiten Testeinrichtung 103 wesentlich einfacher und kostengünstiger gestaltet werden kann. Insbesondere ist es nicht mehr erforderlich, dass die erste Testeinrichtung 102 hochtransiente bzw. hochfrequente Signale verarbeitet. Die erste Testeinrichtung 102 weist an ihrer Eingangsseite eine Sondeneinheit 305 auf, welcher das Testergebnissignal 203, das aus der zu testenden Schaltungseinheit 101 ausgegeben wird, aufnimmt. Folgend auf die Sondeneinheit 302 ist ein Analog-Digital-Konverter 308 zur Konvertierung des ausgegebenen Spannungssignals angeordnet.
Nach einer Analog-Digital-Wandlung des Testergebnissignals 203 in dem Analog-Digital-Konverter 308 wird der nunmehr erhaltene digitale Wert einer Speichereinheit 408 zugeführt, in welcher das Testergebnissignal 203 als ein digitaler Wert gespeichert wird. Anschließend erfolgt unter Zuhilfenahme der Analyse- und Steuereinrichtung 105 eine Analyse des Testergebnisses und eine Bestimmung, ob die zu testende Schaltungseinheit 101 in ihrer Gesamtheit fehlerfrei ist oder nicht. Insbesondere wird eine derartige Feststellung auch anhand einer Auswertung des in 1 gezeigten Augendiagramms vorgenommen.
Ferner dient die in der ersten Testeinrichtung 102 angeordnete Analyse- und Steuereinrichtung 105 dazu, ein Teststeuersignal 210 zur Steuerung der zweiten Testeinrichtung 103 bereitzustellen. Zu diesem Zweck weist die erste Testeinrichtung 102 eine Controllereinheit 106 auf, welche über die Analyse- und Steuereinrichtung 105 angesteuert wird. Ein Ausgangssignal der Controllereinheit 106 wird über eine Treibereinheit 306 und eine Sondeneinheit 305 aus der ersten Testeinrichtung 102 ausgegeben und einer weiteren Anschlusseinheit 303 der zu testenden Schaltungseinheit 101 zugeführt.
Zum Schutz vor elektrostatischen Entladungen ist der Anschlusseinheit 303 wiederum eine Entladungsschutzeinheit 304 nachgeschaltet. Das Teststeuersignal 210 wird schließlich der oben erwähnten Steuerschnittstelleneinheit 108 der Logikeinheit 104 zugeführt. Die Steuerung eines Tests bei einem Testen der zu testenden Schaltungseinheit 101 mittels des Teststeuersignals 210 wird untenstehend detaillierter erläutert.
Es sei darauf hingewiesen, dass in dem in 2b gezeigten Ausführungsbeispiel die Sendeeinheit 401 aus einem „Single Ended"-Eingangssignal ein Ausgangsdifferenzsignal 207 bildet. In einem normalen Betrieb wird der Empfangsdatenstrom 204 über die Eingangsmultiplexereinheit 403 der Sendeeinheit 401 zugeführt, welche das Ausgangsdifferenzsignal 207 über die beiden Pfade P1 und P2 ausgibt. Die vorliegende Erfindung ist jedoch nicht auf die Verwendung von differenziellen Ausgangssignalen beschränkt.
Die Steuerschnittstelleneinheit 108 kann beispielsweise als ein serieller Bus, eine digitale Schnittstelle wie beispielsweise ein JEDEC-Bus oder als eine parallele Schnittstelle ausgebildet sein. Die in der zu testenden Schaltungseinheit 101 integral angeordnete zweite Testeinrichtung 103 führt somit eine Abtastung hochtransienter Signale durch das Abtasthalteverfahren (sample-hold) durch und stellt ein niederfrequentes Testergebnissignal 203 bereit. Der Testmusterdatenstrom 205, der aus der Logikeinheit 104 der zweiten Testeinrichtung 103 ausgegeben und der Sendeeinheit 401 über die Eingangsmultiplexereinheit 403 zugeführt wird, kann aus einer einfachen Folge von Logisch 0 und Logisch 1 bestehen.
Ein derartiger 0-1-0...-Bitstrom eignet sich hervorragend zum Testen der zu testenden Schaltungseinheit hinsichtlich hochtransienter Vorgänge. Unter Heranziehung des in 1 gezeigten Augendiagramms wird ein derartiges Testmuster nun abgetastet, wobei beispielsweise 24 Abtastpunkte verwendet werden. Bei 24 Abtastpunkten müssen beispielsweise zehn Abtastpunkte auf Logisch-"0" liegen, während mindestens zehn davon unterschiedene Abtastpunkte ein logisches "1"-Signal ergeben müssen, um eine einwandfreie Funktion der zu testenden Schaltungseinheit 101 feststellen zu können.
Die nach dem Abtasthalteverfahren mittels der Abtasthalteeinheit 405 durchgeführte Abtastung hochfrequenter bzw. hochtransienter Signale beruht darauf, dass der Testmusterda tenstrom 205 periodisch ist. Ein derartiger, periodischer Testmusterdatenstrom 205 wird in der innerhalb zu testenden Schaltungseinheit 101 angeordneten zweiten Testeinrichtung 103 erzeugt und steht wiederum zum Testen der zu testenden Schaltungseinheit 101 bereit.
Es sei darauf hingewiesen, dass in den nachfolgenden Figuren, die sich auf Schaltungsanordnungen beziehen, aus Vereinfachungsgründen Abschlusswiderstände, Lastimpedanzen und andere, für das Verständnis der Erfindung unwesentliche Details weggelassen sind.
3 zeigt eine bevorzugte Ausführungsform der in 2b veranschaulichten Logikeinheit 104. Die in 3 gezeigte Variante der Logikeinheit 104a weist als ein zentrales Element eine Verzögerungseinrichtung 501 auf, die aus einzelnen Verzögerungseinheiten 502a–502n (T) ausgebildet ist. Ein der Logikeinheit zugeführtes Takteingangssignal 211 wird zunächst einer Pulserzeugungseinheit 504 der Verzögerungseinrichtung 501 zugeführt.
Nach der Erzeugung eines Ausgangspulses, der untenstehend unter Bezugnahme auf 4 näher erläutert wird, wird dieser sequenziell den Verzögerungseinheiten 502a–502n der Verzögerungseinrichtung 501 zugeführt. Es sei darauf hingewiesen, dass die Verzögerungseinheiten 502a–502n jeweils die gleiche Verzögerung T des aus der Pulserzeugungseinheit 504 ausgegebenen Pulssignals oder eine unterschiedliche Verzögerung bereitstellen können.
3 beruht auf der Annahme, dass die Verzögerungseinheiten 502a–502n gleiche Zeitverzögerungen T des Pulssignals bereitstellen. Die Ausgänge der einzelnen Verzögerungseinheiten 502a–502n werden einer Umschalteinheit 503, welche als ein Multiplexer ausgebildet sein kann, zugeführt. In Abhängigkeit von einem Umschaltsignal 212, welches der Umschalteinheit 503 zugeführt wird, wird jeweils ein zeitverzögertes Pulssignal als das Abtasthaltesignal 209 ausgegeben. Somit ist es möglich, mit dem so erzeugten Abtasthaltesignal 209 ein hochtransientes Signal ähnlich wie bei einem Sample-Hold-Oszilloskop innerhalb der zu testenden Schaltungseinheit 101 abzutasten.
Ferner weist die in 3 gezeigte Logikeinheit 104a einen Testmustergenerator 409 auf, der den Testmusterdatenstrom (ein periodisches Testsignal) 205 bereitstellt.
Zu diesem Zweck wird dem Testmustergenerator 409 das Takteingangssignal 211 zugeführt. Ferner wird der Logikeinheit 104a über die oben erwähnte Schnittstelleneinheit 108 das aus der ersten Testeinrichtung 102 ausgegebene Teststeuersignal 210 zugeführt, das zur Steuerung der gesamten Logikeinheit 104a herangezogen wird.
So gibt die Steuerschnittstelleneinheit 108 in Abhängigkeit von dem zugeführten Teststeuersignal 210 ein Ansteuersignal 213 zu dem Testmustergenerator 409 aus, der in Abhängigkeit von dem Ansteuersignal 213 und dem zugeführten Taktsignal 211 den Testmusterdatenstrom 205 als ein periodisches Testsignal bereitstellt.
Aus der Steuerschnittstelleneinheit 108 wird ferner das Pfadauswahlsignal ausgegeben, welches obenstehend unter Bezugnahme auf 2b erläutert wurde und zur Festlegung eines abzutastenden Pfads P1, P2 dient. Somit liefert die in 3 dargestellte Logikeinheit 104a in Abhängigkeit von dem zugeführten Takteingangssignal 211 und dem von der ersten Testeinrichtung 102 bereitgestellten Teststeuersignal 210 drei Ausgangssignale zur Steuerung eines Tests der zu testenden Schaltungseinheit mit Hilfe einer integral angeordneten Testeinrichtung, d. h. der zweiten Testeinrichtung 103: das Abtasthaltesignal 209, den periodischen Testmusterdatenstrom 205 und das Pfadauswahlsignal 208.
In 4 ist das Abtasthaltesignal 209 in Bezug zu dem Ausgangsdifferenzsignal 207 auf einer gemeinsamen Zeitachse 216 dargestellt. Wie in 4 veranschaulicht, wird eine Abtastperiode 214 durch die periodisch auftretenden Pulse, die aus der Pulserzeugungseinheit 504 (3) ausgegeben werden, festgelegt. Eine Pulsbreite des aus der Pulserzeugungseinheit 504 ausgegebenen Pulssignals legt hierbei die Abtastzeit fest.
Wie bereits obenstehend unter Bezugnahme auf 3 erläutert, weisen einzelne Abtasthaltesignale 209a–209n jeweils eine Zeitverzögerung um T zueinander auf. Dies ist in 4 durch die Zeitverläufe 209a–209n dargestellt. Die in 3 dargestellte Umschalteinheit 503 wählt nun eines der Abtasthaltesignale in Abhängigkeit von dem zugeführten Umschaltsignal 212 aus, um das Ausgangsdifferenzsignal bzw. einen Pfad P1, P2 des Ausgangsdifferenzsignals periodisch abzutasten.
In 5 ist eine weitere Variante der in 2b dargestellten Logikeinheit 104 der zweiten Testeinrichtung 103 veranschaulicht. Die in 5 dargestellte Logikeinheit 104b weist eine erste Multiplexereinheit 608 und eine zweite Multiplexereinheit 609 auf.
Die erste Multiplexereinheit 608 wird zur Erzeugung des Abtasthaltesignals 209 herangezogen, während die zweite Multiplexereinheit 609 zur Erzeugung des Testmusterdatenstroms 205 herangezogen wird. Ein zentrales Element der in 5 veranschaulichten Logikeinheit 104b ist ein Ringoszillator 601, der aus einzelnen Invertereinheiten 602 ausgebildet ist. In Zusammenwirkung mit einem T-Flip-Flop 605, einem ersten Master-Slave-Flip-Flop 606 und einem zweiten Master-Slave-Flip-Flop 607 werden aus den Ausgangssignalen der in dem Ringoszillator 601 angeordneten Invertereinheiten 602 Testmusterdatenströme 205 gewonnen. Ferner weist die Logikeinheit 104b eine Steuerschnittstelleneinheit 108 zur Ausgabe des Pfadauswahlsignals 208 auf.
Weiterhin werden die Ausgangssignale der ersten Invertereinheit 602 des Ringoszillators 601, des T-Flip-Flops 605 und des ersten Master-Slave-Flip-Flops 606, wie in 5 gezeigt, mittels erster 603 und zweiter Gattereinheiten 604 derart verknüpft, dass die Ausgangssignale der ersten und zweiten Gattereinheiten 603, 604 nach einer Durchleitung durch die erste Multiplexereinheit 608 das Abtasthaltesignal 209 bereitstellen. Zur Umschaltung zwischen den einzelnen Abtasthaltesignalen 209 dienen die ebenfalls der ersten Multiplexereinheit 608 zugeführten Auswahlsignale A1 und A2.
In 6 ist eine weitere bevorzugte Ausführungsform der vorliegenden Erfindung veranschaulicht, in welcher Modifikationen gegenüber der ersten, in 2b gezeigten Ausführungsform bereitgestellt sind.
Im Folgenden wird zur Vereinfachung der Beschreibung nur auf diejenigen Teile eingegangen, die gegenüber der in 2b veranschaulichten Ausführungsform verändert sind. Ein wesentlicher Unterschied der Ausführungsform der 6 gegenüber der Ausführungsform der 2b besteht darin, dass ein Analog-Digital-Konverter 308 nicht in der ersten Testeinrichtung 102, sondern in der zweiten Testeinrichtung 103 bereitgestellt ist.
Eine derartige Schaltungsauslegung kann dann vorteilhaft sein, wenn die zu testende Schaltungseinheit 101 bereits einen Analog-Digital-Konverter aufweist, der zur Digitalisierung des aus der Filtereinheit 406 ausgegebenen Signals herangezogen werden kann. Der digitalisierte Ausgangswert des Analog-Digital-Konverters 308 wird anschließend der Steuerschnittstelleneinheit 108 zugeführt, welche über die in der zu testenden Schaltungseinrichtung 101 angeordnete Schaltungseinheiten, d. h. die Entladungsschutzeinheit 304 und die Anschlusseinheit 303 das Testergebnissignal 203 (hier als ein digitales Signal) zu der ersten Testeinrichtung 102 ausgibt.
Die in 6 veranschaulichte Ausführungsform der vorliegenden Erfindung weist den Vorteil auf, dass die erste Testeinrichtung 102 nunmehr weiter vereinfacht wird. Die erste Testeinrichtung 102 weist hier lediglich einen einzigen Eingangsanschluss auf, der eine bidirektionale Sondeneinheit 305 und eine bidirektionale Treibereinheit 306 umfasst. Die Controllereinheit 106 dient einem Datenaustausch mit der Steuerschnittstelleneinheit 108 der zweiten Testeinrichtung 103. Über eine einzige Leitungsverbindung zwischen der ersten Testeinrichtung 102 und der zu testenden Schaltungseinheit 101 wird nun sowohl das Testergebnissignal 203 der ersten Testeinrichtung 102 zugeführt, als auch das Teststeuersignal 210 der zweiten Testeinrichtung 103 zugeführt.
7 zeigt ein weiteres bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung, bei dem die Logikeinheit durch eine Kombination einer Datenbuseinheit 610 mit einem endlichen Automaten 611 ersetzt ist.
Der endliche Automat 611 ist als eine Zustandsmaschine ausgelegt, die in Abhängigkeit von Eingangsaktionen eine entsprechende Ausgabe bereitstellt. Auf diese Weise ist es möglich, die bereits unter Bezugnahme auf 2b beschriebenen Signale, d. h. das Testauswahlsignal 206, den Testmusterdatenstrom 205 und das Abtasthaltesignal 209 zu erzeugen. Zusätzlich zu den in den voranstehenden Ausführungsformen beschriebenen Schaltungskomponenten weist die in 7 dargestellte zu testende Schaltungseinheit 101 ferner eine Integrationseinheit 410 und eine der Integrationseinheit 410 nachgeschaltete Komparatoreinheit 411 auf. Der Integrationseinheit 410 wird hierbei das Ausgangssignal der Filtereinheit 406 zugeführt, wobei dieses in Abhängigkeit von Anfangs- und Endzeitpunkten, die von dem endlichen Automaten 611 vorgegeben werden, integriert wird. Ein Über- oder Unterschreiten bestimmter Ausgangsspannungswerte, die aus der Integrationseinheit 410 aus gegeben werden, wird durch die Komparatoreinheit 411 festgestellt.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten oder Schritte.

100: Testvorrichtung
101: Zu testende Schaltungseinheit
102: Erste Testeinrichtung
103: Zweite Testeinrichtung
104, 104a, 104b: Logikeinheit
105: Analyse- und Steuereinrichtung
106: Controllereinheit
107: Testereingangsschaltung
108: Steuerschnittstelleneinheit
201: Amplitude
202: Augenöffnung
203: Testergebnissignal
204: Empfangsdatenstrom
205: Testmusterdatenstrom
206: Testauswahlsignal
207: Ausgangsdifferenzsignal
208: Pfadauswahlsignal
209, 209a–209n: Abtasthaltesignal

210: Teststeuersignal
211: Takteingangssignal
212: Umschaltsignal
213: Ansteuersignal
214: Abtastperiode
215: Abtastzeit
216: Zeitachse
301: Zu testende Schaltungseinheit
302: Testeinrichtung
303: Anschlusseinheit
304: Entladungsschutzeinheit, ESD
305: Sondeneinheit
306: Treibereinheit
307: Abtasthalteeinheit
308: Analog-Digitalkonverter
401: Sendeeinheit
402: Empfangseinheit
403: Eingangsmultiplexereinheit
404: Pfadmultiplexereinheit
405: Abtasthalteeinheit
406: Filtereinheit
407: Verstärkereinheit
408: Speichereinheit
409: Testmustergenerator
410: Integrationseinheit
411: Komparatoreinheit
501: Verzögerungseinrichtung
502a–502n: Verzögerungseinheiten
503: Umschalteinheit
504: Pulserzeugungseinheit
601: Ringoszillator
602: Invertereinheit
603: Erste Gattereinheit
604: Zweite Gattereinheit
605: T-Flipflop
606: Erstes Master-Slave-Flipflop
607: Zweites Master-Slave-Flipflop
608: Erste Multiplexereinheit
609: Zweite Multiplexereinheit
610: Datenbuseinheit
611: Endlicher Automat

Claims

Testvorrichtung (100) zum Testen einer zu testenden Schaltungseinheit (101), mit: a) einer ersten Testeinrichtung (102), die außerhalb der zu testenden Schaltungseinheit (101) angeordnet und zur Erfassung niedrigfrequenter Signale ausgelegt ist; und b) einer zweiten Testeinrichtung (103), die integral mit der zu testenden Schaltungseinheit (101) angeordnet und zur Erfassung hochfrequenter Signale ausgelegt ist; wobei die zweite Testeinrichtung (103) aufweist: c) eine Abtasthalteeinheit (405) zum Abtasten mindestens eines Spannungswerts eines aus der zu testenden Schaltungseinheit (101) ausgegebenen Ausgangssignals (207) mit zueinander zeitverzögerten Abtasthaltesignalen und zum Halten des abgetasteten Spannungswerts; und d) eine Logikeinheit (104) zur Ansteuerung der Abtasthalteeinheit (405), wobei e) die Logikeinheit (104) einen Testmustergenerator (409) zur Erzeugung eines periodischen Testmusterdatenstroms (205) aufweist, mit welchem die zu testende Schaltungseinheit (101) testbar ist, und f) der mittels der zweiten Testeinrichtung (103) abgetastete Spannungswert als ein Testergebnissignal (203) der ersten Testeinrichtung (102) zugeführt wird.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Logikeinheit (104) eine Verzögerungseinrichtung (501) zur Erzeugung des Abtasthaltesignals (209) aus einem der zu testenden Schaltungseinheit (101) zugeführten Takteingangssignal (211) aufweist.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Logikeinheit (104) einen Ringoszillator (601) zur Erzeugung des Abtasthaltesignals (209) aus einem der zu testenden Schaltungseinheit (101) zugeführten Takteingangssignal (211) aufweist.
Verfahren zum Testen einer zu testenden Schaltungseinheit (101), mit den Schritten: a) Verbinden der zu testenden Schaltungseinheit (101), welche eine zweite Testeinrichtung (103), die zur Erfassung hochfrequenter Signale ausgelegt ist, integral mit derselben gebildet aufweist, mit einer ersten Testeinrichtung (102), die außerhalb der zu testenden Schaltungseinheit (101) angeordnet und zur Erfassung niedrigfrequenter Signale ausgelegt ist; b) Abtasten, mittels einer in der zweiten Testeinrichtung angeordneten Abtasthalteeinheit (405), mindestens eines Spannungswerts eines aus der zu testenden Schaltungseinheit (101) ausgegebenen Ausgangssignals (207) mit zueinander zeitverzögerten Abtasthaltesignalen; c) Ansteuern der Abtasthalteeinheit (405) mittels einer in der zweiten Testeinrichtung (103) angeordneten Logikeinheit (104), wobei die Logikeinheit (104) einen Testmustergenerator (409) zur Erzeugung eines periodischen Testmusterdatenstroms (205) aufweist, mit welchem die zu testende Schaltungseinheit (101) testbar ist; d) Halten des abgetasteten Spannungswerts mittels der Abtasthalteeinheit (405); und e) Ausgeben des mittels der zweiten Testeinrichtung (103) abgetasteten Spannungswerts als ein Testergebnissignal (203) und Bereitstellen des Testergebnissignals (203) für die erste Testeinrichtung (102).
Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass ein hochfrequenter Testzyklus vollständig in der zweiten Testeinrichtung (103) durchgeführt wird.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass der hochfrequente Testzyklus mittels eines Abtast-Halteprozesses durchgeführt wird.
Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die zu testende Schaltungseinheit (101) mittels periodischer Null-Einsfolgen, die in der zweiten Testeinrichtung (103) erzeugt werden, getestet wird.
Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass eine Analyse des Testergebnissignals (203) mittels einer Augenöffnung (202) eines Augendiagramms in der zweiten Testeinrichtung (103) durchgeführt wird.
Schaltungseinheit (101), die mit einer Testvorrichtung (100) testbar ist, mit: a) einer zweiten Testeinrichtung (103), die integral in der zu testenden Schaltungseinheit (101) angeordnet und zur Erfassung hochfrequenter Signale ausgelegt ist und welche aufweist: a1) eine Abtasthalteeinheit (405) zum Abtasten mindestens eines Spannungswerts eines aus der zu testenden Schaltungseinheit (101) ausgegebenen Ausgangssignals (207) mit zueinander zeitverzögerten Abtasthaltesignalen und zum Halten des abgetasteten Spannungswerts; und a2) eine Logikeinheit (104) zur Ansteuerung der Abtasthalteeinheit (405), wobei die Logikeinheit (104) einen Testmustergenerator (409) zur Erzeugung eines periodischen Testmusterdatenstroms (205) aufweist, mit welchem die zu testende Schaltungseinheit (101) testbar ist, und b) der mittels der zweiten Testeinrichtung (103) abgetastete Spannungswert als ein Testergebnissignal (203) ausgegeben wird.
Schaltungseinheit (101) nach Anspruch 9, dadurch gekennzeichnet, dass das aus der zweiten Testeinrichtung (103) ausgegebene Testergebnissignal (203) einer ersten Testeinrichtung (102) zugeführt wird.
Schaltungseinheit (101) nach Anspruch 9, dadurch gekennzeichnet, dass die Logikeinheit (104) eine Verzögerungseinrichtung (501) zur Erzeugung des Abtasthaltesignals (209) aus einem der zu testenden Schaltungseinheit (101) zugeführten Takteingangssignal (211) aufweist.
Schaltungseinheit (101) nach Anspruch 9, dadurch gekennzeichnet, dass die Logikeinheit (104) einen Ringoszillator (601) zur Erzeugung des Abtasthaltesignals (209) aus einem der zu testenden Schaltungseinheit (101) zugeführten Takteingangssignal (211) aufweist.