DE3438674A1 - Fuer die dynamische pruefung von schnellen datenwandlerkomponenten geeignete vorrichtung zum abtasten und digitalisieren von kurvenformen - Google Patents

Description

Patentanwalt ^ ** X Haar, den 20. Oktober 1984

DIPL.-ING. KURT HIEKE no -a r,

Stadlerstrasse 3. "3t Burr-Brown Corporation

D 8013 haar ' Tucson,Arizona USA 85734

USA

Mein Zeichen: B 197 ' P 34 38 674 2

Beschreibung iNACHQEREfCHTl

Je* te /ί- Ή

Für die dynamische Prüfung von schnellen Datenwandlerkomponenten geeignete Einrichtung zum Abtasten und Digitalisieren von Kurvenformen.

Die Erfindung bezieht sich auf eine abtastende Schaltungsanordnung zum Digitalisieren von Kurvenformen und insbesondere auf eine Schaltungsanordnung dieser Art, die sich für die Produktionsprüfung von Analog- und Datenwandler komponenten hoher Leistung eignet.

Eines der herausfordernsten Bedürfnisse, das auf einen Lieferer von sehr schnellen Präzisions-Datenwandlerkomponenten zukommt, ist die genaue und effiziente Messung von dynamischen Leistungsparametern.

Wesentliche dynamische Eigenschaften werden gewöhnlich über eine ziemlich anstrengende labormäßige Untersuchung und Beurteilung von einigen wenigen, willkürlich herausgegriffenen Einrichtungen ermittelt. Hierfür müssen häufig etliche verschiedene Apparaturen benützt werden, und für die richtige Bedienung der Instrumente uhd die richtige Aufzeichnung der Ergebnisse sind erfahrene Fachleute nötig.

Die Leistungsangaben werden dann als "typisch" oder "garantiert aber nicht 100% geprüft" veröffentlicht, was beides aus der Sicht des Kundens nicht sehr zufriedenstellend ist.

Einige Messungen , wie z.B. die Messung der Einschwing-

zeit eines schnellen Digital-Analog-Wandlers (DAC) mit Stromausgang, sind bisher so schwierig auszuführen, daß die veröffentlichte Spezifizierung nur eine "beste Annahme" ist, von der sich der Kunde durch Beobachtung der augenscheinlichen Leistung in seiner besonderen Schaltung überzeugen muß.

Es wird daher immer wünschenswerter, diese schwierigen Messungen sowohl auf Produktionsbasis als auch im Entwicklungslabor durchzuführen. Dies macht es erforderlich, daß etliche verschiedene Eigenschaften einschließlich der Einschwingzeit, der maximalen Anstiegsgeschwindigkeit (slew rate) , der Bandbreite, der Zeitverzögerung und der- - gleichen schnell, zuverlässig und mit einem minimalen Fassungswechsel sowie mit minimalem personellen Eingriff getestet werden können.

Dieses Bedürfnis wurde den Urhebern der vorliegenden Erfindung vollends klar während der frühen Entwicklungsstadien einer Familie von sehr schnellen Datenwandlerkomponenten, nämlich zweier schnell einschwingender Digital-Anal og-Wand ler und eines sehr schnellen Tastspeicherverstärkers (sample and hold amplifier ). Von den Digital-Anal og-Wandl er η , beide Versionen mit ECL-und TTL -Eingang, wurde gefordert, in vierzig Nanosekunden auf eine Genauigkeit von 0,01% einzuschwingen, und von dem Tastspeicherverstärker wurde verlangt, daß er in etwa zweihundertfünfzig Nanosekunden ein 10-Volt-Signal mit der gleichen Genaigkeit übernimmt. Weil die wichtigsten Gestaltungsmaßnahmen bei der Entwicklung diejenigen waren, die die Leistung hinsichtlich Schnelligkeit und Genauigkeit beeinflußten, mußte man in der Lage sein, die dynamischen Parameter zuverlässig und nachprüfbar zu messen. Vonnöten war auch eine für die Prüfung bei einer Produktion mittleren bis großen Umfangs geeignete Technik sowie eine

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Technik, die die Kunden für die Ermittlung von Leistungsdaten und für die Eingangsinspektion anwenden können.

Es gibt verschiedene andere bekannte Techniken oder alternative Lösungswege, zu denen (1) schnelle Amplitudenbegrenzerverstärker mit Beobachtung des Ausgangssignals mittels eines Oszillographen; (2) Abtast-Oszillographen;

(3) die Fensterkomparator-oder -Diskriminatortechnik; und

(4) handelsübliche Kurvenform-Digitalisierungseinrichtungen gehören.

Gewöhnliche Breitband-Oszillographen eignen sich für die Messung der dynamischen Eigenschaften nur bis zu einer Genauigkeit von maximal 1 oder 2%. Präzise Messungen der Einschwingzeit können nicht direkt vorgenommen werden, da der sehr große dynamische Bereich des Signals die Verstärker des Oszillographen überlastet. Es wurden daher Prüfschaltungen speziell zu dem Zweck entwickelt / die Überlastung innerhalb des Oszillographen zu verhindern.

Durch Amplitudenbeschneidung (Clipping) des Kurvenformprüflings mit Dioden oder speziellen "Begrenzerverstärkern" , ist es möglich, die Kurvenform im empfindlichsten Messbereich ohne starke Überlastung darzustellen. Die Messgenauigkeit hängt jedoch immer noch von einigen schnellen, nicht gegengekoppelten Verstärkern zwischen der Signalquelle und dem Bildschirm ab. Die Begrenzerschaltung und die Verstärker neigen für sich zu thermischen Einschwingfehlern (tails), Erdschleifen und einer Signalverzerrung.

Eine andere bekannte Technik zur Verhinderung einer Oszillographenüberlastung besteht darin, der einschwingenden Kurvenform einen Stufengenerator gleicher Amplitude aber entgegengesetzter Polarität aufzusummieren, so daß die großen Signalauslenkungen aufgehoben werden. Diese Methode

erfordert, daß die Einschwingzeit des Stufengenerators selbst wesentlich kürzer ist als diejenige des Prüflings, woraus sich ein Problem der Verifizierung der Prüfung ergibt. Wenn die Einschwingcharakteristik des Stufengenerators gemessen werden könnte, wäre es bereits möglich, die ursprüngliche Messung der Einstellzeit durchzuführen. Daher nimmt man anstelle einer experimentellen Bestätigung von dem Stufengenerator an, daß er wohl-definiert auf einer theoretischen Schaltungsberechnung einschwingt.

Die Technik der Signalbeschneidung und die Stufengeneratortechnik wurden erfolgreich für die Messung des Einschwingens von Digital-Analog-Wandlern mit Stromausgang •bis zu einer Auflösung von 12 Bit angewendet, aber es bedarf einer großen technischen Erfahrung, um diese Techniken zufriedenstellend zu verwirklichen. Die Interpretation der dargestellten Kurvenform unterliegt Fehlern seitens

des Bedienenden,und die Prüf einrichtung ist auf die

alleinige Messung der Einschwingzeit beschränkt. Die Ermittlung anderer Parameter erfordert immer noch ein umfangreiches Sortiment von Einrichtungen und Messaufbauten im Labor.

Abtastoszillographen haben eine sehr große Bandbreite und vermeiden das Überlastungsproblem der gewöhnlichen Oszillographen, doch ist die Genuaigkeit der internen Diodenabtastbrücke auf ein oder zwei Millivolt begrenzt. Außerdem bestehen zahlreiche praktische Probleme , wenn man versucht, die niedrige Eingangsimpedanz zu betreiben.

Für die Prüfung der Einschwingzeit auf Produktionsbasis gibt es ein interessantes bekanntes Verfahren, das einen Fensterkomparator mit einstellbaren Schwellen benutzt. Sobald der Gleichstrom-Endwert der Wellenform festgestellt ist, stellt ein System von Digital-Analog-Wandlern die Bezugsniveaus an der positiven und der negativen Grenze

des F'ehlerbandes ein. Dann wird das Testsignal an den Prüfling angelegt , und nach Ablauf der zulässigen Einschwingzeit wird der Fensterkomparatorausgang freigegeben. Wenn das Ausgangssignal des Prüflings das Fehlerband überschreitet, triggert der Komparator ein Flip-Flop, um einen Einschwingzeitfehler anzuzeigen.

Die Fensterkomparatormethode ist für die aussondernde Produktionsprüfung von mäßig schnellen Kurvenformen geeignet. Sie eignet sich jedoch nicht für Entwicklungsarbeiten im Labor oder für Charakterisierungsarbeiten, da sie keine Imformation über den tatsächlichen Verlauf der Kurvenform selbst gibt.

Um sowohl die Bedürfnisse der Entwicklungslabors als auch des Produktionsgebietes zu erfüllen, bedarf es eines Systems, das permanent den detaillierten Kurvenverlauf aufzeichnet. Das ideale System ist, mit anderen Worten, eine genau arbeitende Anordnung zur Digitalisierung von schnellen Kurvenformen.

In dieser Erkenntnis haben Hersteller von Prüfanlagen Digitalisierungsanordnungen in verschiedenen Formen entwickelt. Kurvenformschreiber, Transientenrekorder und Digitaloszillographen sind alle darauf ausgelegt, in digitaler Form einen Satz von Zeit-Amplitude-Punkten, d.h. Punkten, die eine Zeitzuordnung und eine Amplitudenzuordnung haben, zu erfassen und zu speichern. Wenn das Signal einmal digitalisiert worden ist, ist es gleichermaßen nützlich für die Erstellung von Entscheidungen hinsichtlich Durchlass oder Aussonderung (pass/fail) sowie für detaillierte technische Analysen.

Das Konzept der Digitalisierung ist zwar attraktiv, doch bioton die handelsüblichen Einheiten oder Komponenten noch nicht die Kombination von Bandbreite und Auflösung,

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die für die hier in Betracht stehende Art von hochgenauen Messungen, z.B. die dynamische Prüfung von sehr schnellen Datenwandlerkomponenten und dergleichen, nötig ist.

Es besteht ein Bedarf für einen abtastenden Kurvenformdigitalisierer, der sowohl überaus genau als auch für die dynamische Prüfung und Charakterisierung verschiedenster Kurvenformen allgemein brauchbar ist. Er muß relativ billig und sowohl für das Produktionsgebiet als auch für das Gebiet der technischen Entwicklung gut geeignet sein.

Die vorliegende Erfindung überwindet die meisten Nachteile und Schwierigkeiten des Standes der Technik und schafft einen abtastenden Kurvenformdigitalisierer zur Durchführung von dynamsichen Prüfungen an schnellen Datenwandlerkomponenten einschließlich voll automatisierter dynamischer Leistungscharakterisierungen von Tastspeicherverstärkern (sample and hold amplifiers) und relativ schnellen Digital-Analog-Wandlern einschließlich genauer Messungen der Einschwingzeit. All dies wird mit der Erfindung in hervorragender Weise erreicht, und es können die verschiedensten Systemparameter einschließlich der Übernahmezeit, der Einschwingzeit zwischen Abtasten und Speichern (sample-tohold settling time), der Öffnungszeitverzögerung, der Glitch-Amplitude, des Offsets zwischen Abtasten und Speichern, der Störunterdrückung, der Anstiegszeit, der Slewrate, und dergleichen gemessen werden.

Die Erfindung lehrt einen abtastenden Kurvenformdigitalisierer für die dynamische Prüfung von schnellen Datenwandlern und sieht eine Quelle vor» die zu prüfende Kurvenformsignale liefert. Es ist eine Komparatoreinrichtung mit mindestens einem ersten, einem zweiten und einem dritten Eingang sowie mindestens einem Komparatorausgang vorgesehen, und zwar zusammen mit Mitteln zum Anlegen des zu

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* prüf enden Kurvenformsignals an den Signaleingang der KomparatoreinrichtungV Des weiteren sind eine Einrichtung zum Integrieren des Ausgangssignals vom Ausgang der Komparatoreinrichtung und ein Rückkopplungspfad vorgesehen, der das integrierte Ausgangssignal zu dem Referenzeingang des Komparators zurückführt, um eine Komparator-Integrator-Rückkopplungsschleife zu bilden.

Ferner sind eine Steuereinrichtung zum programmierbaren Auswählen eines Abtastpunktes im zu prüfenden Kurvenformsignal und eine Steuereinrichtung , die eine Folge von schmalen Abtastimpulsen mit programmierbarer Phase bezüglich des Kurvenformprüflings erzeugt, vorhanden. Die Digital isierungseinrichtung umfaßt auch Mittel zum Anschliessen der Abtastimpulse an den Freigabeimpuls- oder Speicherübernahmeimpuls-Eingang des Komparators, damit dieser an einem ausgewählten Abtastpunkt wiederholt in der Zeit getastet wird, bis das am Referenzeingang des Komparators vorhandene Signal durch die Rückführung des integrierten Ausgangssignals zwangsweise den Wert erreicht, der dem abgetasteten Wert des in Prüfung befindlichen Kurvenformeingangssignals gleicht, wobei zu dieser Zeit das Rückkopplungssignal um den abgetasteten Wert oszilliert und die Schleife einschwingt. Sobald die Schleife eingeschwungen ist, liest eine Analog-Digital-Wandlereinrichtung den Endwert ab und wandelt ihn in einen digitalen Äquivalentwert der Zeit und einen digitalen Äquivalentwert der Amplitude des abgetasteten Wertes und andere Parameter zwecks Speicherung und programmierter Verarbeitung und Analyse in dem Digitalrechner um.

Der ganze Prozess steht vorzugsweise unter der Programmsteuerung eines Digitalrechners, der die Steuereinrichtung bildet,und der Rechner wählt und steuert die programmierbare Verzögerungsleitung für die Auswahl des Prüfungspunktes im Kurvenformsignal.

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Die Kurvenformsignalquelle kann eine zu prüfende Einrichtung, die das Kurvenformsignal liefert, oder eine externe Einrichtung , die auf einen Prüfimpuls (test stimulus) oder dergleichen anspricht, sein. Die Quelle kann auch ein externes gegebenes Kurvenformsignal sein, wobei Mittel zum Triggern auf das Signal zwecks Tastung der Programmverzögerungseinrichtung vorgesehen sind. In ähnlicher Weise kann auch ein Phasenregelkreis (phase locked loop-PLL) zum Einrasten auf das Signal und zum Bilden der programmierten Verzögerungseinrichtung verwendet werden.

Alternativ kann auch ein abtastender Kurvenformdigitalisierer zur genauen Messung verschiedener Parameter an einem Prüfling, z.B. der Einschwingzeit eines schnellen Digital-Analog-Wandlers , vorgesehen werden, der ausgestattet ist mit einem Digitalrechner, einer Einrichtung zum Erzeugen eines Prüfimpulses, einer Polaritätswähleinrichtung, einer programmierbaren Verzögerungsleitung, einer Komparator-Integrator-Schleife zum Integrieren der Eingangskurvenform, und einer Analog/Digital-Wandlereinrichtung, die das Ausgangssignal in digitale Darstellung umsetzt und in dieser Form an den Digitalrechner liefert.

Des weiteren schlägt die Erfindung eine verbesserte Komparator-Integrator-Schleife vor, die ein T-Filter aufweist, das in einem Pfad zwischen dem Ausgang des abtastenden oder speichernden Komparators und den Eingängen des Operationsverstärkers angeordnet äst und dazu dient, die Signalspitzen auszuglätten und den Integratorstrom und damit die Neigung oder den Anstieg des Integrators zu steuern, um die Genauigkeit zu verbessern . Außerdem kann ein ähnliches T-Filter zum Puffern des Integratorausgangs gegen Störungen, die vom Tasten des Freigabeimpuls- oder Speicherübernhmeinmpulseingangs des tastenden oder speichernden Komparators herrühren, oder gegen Störungen,

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die die Schalttätigkeit des Eingangs des abtastenden oder speichernden Komparators verursacht, in der Rückführungsschleife vorgesehen sein, um ein Klingeln zu verhindern " und Signal spitzen in der Rückführungsschleife ab- oder auszurunden.

Eine weitere Ausführungsform schafft ein abtastendes Kurvenformprüfsystem zum dynamischen Prüfen eines schnellen Tastspexcherverstarkers zwecks Messung von Parametern wie der Übernahmezeit, der Öffnungszeitverzögerung, der Einschwingzeit zwischen Abtasten und Speichern , der Glitch-Amplitude, der Slewrate, des Offsets zwischen Abtasten und Speichern, der Fehlerunterdrückung im Haltezustand, der Anstiegszeit und dergleichen. Das Prüfsystem ist ausgestattet mit einem Digitalrechner, einer Einrichtung zum Erzeugen von Taktsignalen, einem 8-bit-Binärzähler zum Zählen der Taktsignale und zum Speichern des Zählergebnisses, und einer Größen- oder Amplituden-Komparatoreinrichtung zum Vergleichen des gespeicherten Zählergebnisses ^mit den oberen 8 Bits eines 16 Bit umfassenden Steuerwort ausgangs für die Verzögerungswahl aus dem Digitalrechner. Wenn ein positiver Vergleich anzeigt, daß die Signale gleich sind, wird ein Ausgangssignal an die programmierbare Verzögerungsleitung geschickt, die die unteren 8 Bits des Steuerwortes für die Verzögerungswahl zwecks "Fein "-Abstimmung des Verzögerungssignales speichert, das dann differenziert und hinsichtlich seines Pegels verschoben wird, um das Komparator- Tastsignal zu' schaffen.

Es ist ein Verschieberegister vorgesehen, das die Takt-Signale/und einen ersten Rechteck-Prüfimpuls mit einer vorbestimmten Periode und ein zweites Verschieberegistersignal , das um eine vorbestimmte Zeitdauer verzögert ist, erzeugt. Eine zusätzliche Einrichtung zum Verzögern des ersten Rechteck-Prüfimpulses dient dazu, ein Polaritäts-/"*" verzögert

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wählsignal zu erzeugen, und eine schnell einschwingende Einrichtung zum Erzeugen einer Rechteck-Welle liefert ein Rechteckwellensignal von +5 Volt zur dynamischen Ansteuerung der in Prüfung befindlichen Tastspeicherverstärkerschaltung. Der Wählkreis " Speichern/Abtasten" spricht auf die Programmsteuerung an, um ein Wählsignal für die Haltepolarität zu erzeugen, das an den Speichereingang (hold input) der in Prüfung befindlichen Tastspeichereinrichtung geliefert wird. Der Rechteck -Prüfimpuls und das Wählsignal "Abtasten/Halten des Abtastergebnisses" können beide über die Polaritätswählschaltung programmiert so gesteuert werden, daß der Rechteckwellengenerator oder die Tastspeicherschaltung das Eingangssignal benutzen, invertieren oder ignorieren. Eine mit einer Vielzahl von Komparator-Integratorschleifen versehene Ausgangsschaltung dient dazu, verschiedene Signale aus der in Prüfung befindlichen Tast_speicherschaltung abzutasten und zu integrieren und Endwerte zu erzeugen, wie dies vorher angegeben wurde. Die Schleifeneinrichtung weist abtastende oder speichernde Komparatoren und Integratoren mit Analogausgang auf, und zwar zusammen mit der modifizierten T-FiItereinrichtung zum Verbessern der Leistung der Komparator-Integrator-Schleife. Ein analoger Multiplexer bestimmt, welcher von den Ausgängen der besonderen Schleifeneinrichtung oder einzelnen Komparatoren zu einem bestimmten Zeitpunkt abzulesen ist, und die Ablesung wird in einen Analog-Digit_al~Konverter eingespeist, der ein digitales Äquivalent des abgelesenen Wertes zwecks Speicherung und weiterer Verarbeitung und Analyse an den Digitalrechner liefert.

Die Erfindung schafft eine hochgenaue und flexible Messtechnik sowie eine hochgenaue und flexible Schaltungsanordnung, die bisher unerreichbare Ergebnissn bei der Messung der Einschwingzeit erzielen und auch alle wesent-

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lichen Voraussetzungen für eine Produktionsprüfung erfüllen = Das erfindungsgemäße System eignet sich mit einfachen Anpassung smaß nahmen für die Messung der dynamischen Eigenschaften von Operationsverstärkern, Digital/Analog-Wancilern, Tastspeicherverstärkern, und anderen analogen System-Komponenten ohne Rücksicht auf deren schnelle Arbeitsweise.

Die Flexibilität des erfindungsgemäßen Systems verleiht diesem auch die Eignung zur Prüfung der dynamischen Schalteigenschaften von digitalen logischen Schaltungen. 10

Weitere Vorteile und vorteilhafte Merkmale der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen der Erfindung anhand der Zeichnung, der Zeichnung als solcher und den Ansprüchen.

In der Zeichnung zeigt:

Fig. 1 ein Blockdiagramm des abtastenden Kurvenformdigitalisierers gemäß der Erfindung,

Fig. 2 ein Blockdiagramm des funktioneilen Äquivalents eines gewöhnlichen Komparators, dessen Ausgang mit einem Flip-Flop vom "D"-Typ abgefragt bzw. gespeichert wird,

Fig. 3 ein Blockdiagramm des bei der vorliegenden Erfindung benutzten wirklichen Komparators,

Fig. 4 mit den Figurenteilen 4a, 4b, 4c und 4d ein Kurvenform-Diagramm, das den Prozess der ab

tastenden Digitalisierung gemäß der Erfindung wiedergibt,

Fig. 5 ein Blockdiagramm einer gewöhnlichen Komparator-Integrator-Schleife,

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Fig. 6 mit den Figurenteilen 6a, 6b, 6c und 6d

Kurvenform-Diagramme, die die Integratorfehlerberechnung für das erfindungsgemäße System illustrieren,

Fig. 7 die Kurvenform eines oszillierenden Einschwin-

gens , das die Grenzen eines vorbestimmten Fehlerbandes zwischen Probenahmen oder Abtastungen überschreitet,

Fig. 8 ein Blockdiagramm einer automatischen Prüfeinrichtung, die für die Messung der Einschwingzeit eines 12-Bit-Digital-Analog-Konverters benutzt wird, dessen Stromausgang in einer Zeit unter

•je vierzig Nanosekunden eine Genauigkeit von 1/2

LSB erreicht,

Fig. 9 ein teilweises Blockdiagramm und teilweises elektrisches Schaltschema der 8-Bit-Verzögerungsleitung, des Prüfimpulsgenerator, der Komparator-

Integrator-Schleife, des programmierbaren Voltmeters und des Busses im Blockschaltbild gemäß Fig. 8,

_o_ Fig. 10 ein teilweises Blockschaltbild und teilweises elektrisches Schaltschema des Taktgebers, der Verzögerung, der Pegelumsetzung und der Polaritätswählschaltung im Blockschaltbild gemäß Fig. 8,

Fig. 11 ein Blockschaltbild der dynamischen Prüfeinrichtung für Tastspeicherverstärker, die die Übernahmezeit, die Einschwingzeit zwischen Abtasten und Speichern, die Öffnungsverzögerung, die

Glitch-Amplitude, die Slewrate und dergleichen 35

gemäß der vorliegenden Erfindung mißt,

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Fig. 12 ein teilweises Blockdiagramm und teilweises

Schaltschema des Größen-Komparators, des 8-Bit-

Zählers, der 8-Bit-Verzögerungsleitung, des

Flip-Flops, des Verschieberegisters und der Ver-

[.j /.öqcrungsschal tung aus dem Blockschaltbild gemäß

Fig. 11,

Fig.13 ein teilweises Blockschaltbild und teilweises Schaltschema des Rechteckwellengenerators, der Polaritätswählschaltung, der Haltepolaritäts-Wähl-

schaltung, der G^neiatorschältung für den Prüfimpuls oder Simulus, der Pegelübersetzungsschaltung, der Taktgeberschaltung, der in Prüfung befindlichen Tastspeichereinrichtung, des Schaltkreises

. r- zum Schalten ^, der analogen Multiplexer-

schaltung, der Schaltung zum Einleiten der Prüfung und des Anzeigeschaltkreises jeweils aus dein Blockschaltbild gemäß Fig. 11,

_on Fig. 14 ein teilweises Blockschaltbild und teilweises

Schaltschema der Speicherkomparatorschaltung, der ausgangsseitigen Komparator-Integrator-Schleifenschaltung, der Fehlersignalschleifenschaltung und der Eingangsschleifenschaltung aus dem Block_o_ schaltbild gemäß Fig. 11,

Fig. IS ein Schaltschema der Rechteckwellengeneratorschaltung aus dem Blockschaltbild gemäß Fig. 11,

Fig. 16 einen Rechnerausdruck der gemessenen Übernahme-

Zeitcharakteristik, wobei t= O dem Übergang von "Speichern" zu "Abtasten" entspricht,

Fig. 17 einen Rechnerausdruck der am Fehlersummenknotenpunkt des in Prüfung befindlichen Tastspeicherverfitärkers gemessenen detaillierten Einschwing-

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charakteristik,

Fig. 18 ein Schottky-Diodennetzwerk zum Erzeugen eines Eichnormals zur Gültigmachung oder Bestätigung der Prüfergebnisse,

Fig. 19 einen Rechnerausdruck der am erfindungsgemäßen Digital i si erungssystf?m gemessenen, sich aus der Schottky-üioden-Ausschaltkurve ergebenden Kurvonform,

Fig. 20 ein sehr verallgemeinertes Blockschaltbild einer alternativen Ausführungsform des abtastenden Kurvenformdigitalisierers gemäß der Erfindung, und 15

Fig. 21 ein Schaltschema einer in dem erfindungsgemäßen System verwendbaren verbesserten Komparator-Integrator-Schleife.

Die Fig. 1 zeigt ein Blockschaltbild eines erfindungsgemäßen abtastenden Kurvenform-Digitalisierern. Das Ausgangssignal eines Prüfsignalgenerators 22 wird als Prüfimpuls zur Anregung der Prüfung (test stimulus) an eine in Prüfung befindliche Einrichtung 23 geliefert. Das Ausgangssignal dieser Einrichtung liegt an dem invertierenden Eingang oder Signaleingang eines abtastenden und speichernden Komparators 27 einer Komparator-Integrator-Schleife 26 an. Ein Ausgangssignal des Testsignalgenerators 22 liegt auch als Eigangssignal an einer digital programmierbaren Verzögerungseinrichtung 2 4 an, die von Steuersignalen oder Befehlen aus einem digitalen Steuerrechner 25 gesteuert ist. Der Ausgang der digital programmierbaren Verzögerungseinrichtung 24 erzeugt Abtastimpulse, die an dem Auslöse-oder Speicherübernahmeimpulseingang des abtastenden und speichernden Komparators 27

anliegen, um den Eingang zur Abtastung des am invertierenden Eingang vorhandenen Kurvenformsignals zu tasten. Der Ausgang des abtastenden !Comparators 27 ist mit einer Klemme eines Widerstands 32 verbunden, dessen andere Klem- ^ me an den invertierenden Eingang eines OperationsverstärkiTfi 2ti iinyoschlosson ist. Der Operationsverstärker 28 weist eine integrierende Kapazität 29 auf, die zur Bildung eines Integrators 31 zwischen den invertierenden Eingang und den Ausgangsknotenpunkt 33 des Analogverstärkers geschaltet ist. Der Ausgangsknotenpunkt 33 des Integrators ist über eine Rückkopplungsschleife 34 mit dem nicht-invertierenden Referenzeingang des abtastenden und speichernden Komparators 27 verbunden, um die Komparator-Integrator-Schleife 26 zu vollenden. Der Integratorausgang 33 ist auch an einen Eingang eines Analog-Digital-Wandlers 35 angeschlossen, der durch Befehle vom Rechner 25 gesteuert wird, um ausgangsseitig das digitale Äquivalent des am Integratorausgang 33 vorhandenen integrierten abgetasteten Wertes auszugeben und dieses zwecks Speicherung und weiterer Verarbeitung und/oder Anlayse an den Rechner zu liefern.

Nachstehend wird kurz die Arbeitsweise der Schaltung gemäß dem Blockschaltbild der Fig. 1 beschrieben. Die in Prüfung befindliche Kurvenform liegt vom Ausgang des Prüflings 23 her an dem invertierenden Eingang oder Signaleingang des abtastenden und speichernden Komparators 27 an. Dor Digitalausgang des Komparators wird durch die Kombination 31 aus dem Operationsverstärker 28 und der integrierenden Kapazität 29 integriert, und das Ausgangssignal vom Integratorausgang 33 wird über die Rückkopplungsleitung 34 zum nicht-invertierenden Eingang oder Referenzeingang des nachstehend einfach nur noch als "Speicherkomparator " bezeichneten abtastenden und speichernden Komparators 27 zurückgeführt. Der Prüfsignal-

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generator 22 liefert ein Signal an den Eingang der digital programmierbaren Verzögerungseinrichtung 24, die, vom Rechner gesteuert, eine vorbestimmte Verzögerung wählt, die zur Erzeugung der Abtastsignale zum Tasten oder Beaufschlagen des

Speicherkomparators 27 herangezogen wird. Oa. der Speicherkomparator 27 wiederholt durch die Impulse am Freigabe- oder Speicherübernahmeeingang getastet wird, wird das am invertierenden Eingang anliegende Kurvenformsignal wiederholt abgefragt und durch den Integrator 31 integriert. Das Signal am Integratorausgang 33 zwingt schließlich das am nicht-invertierenden Eingang des Speicherkomparators 27 anliegende Signal über die Rückkopplungsleitung 34 dazu, dem abgetasteten Wert zu gleichen und einen Gleichgewichtszustand herzustellen, wenn das Ausgangssignal um den abgetasteten Wert oszilliert. Sobald die Schleife den eingeschwungenen Zustand erreicht, wird dieser Endwert vom Analog-Digital-Wandler 35 abgelesen und zur Speicherung und weiteren Verarbeitung zum Rechner 25 geschickt.

Der Tastkomparator 36 gemäß Fig. 2 ist einem gebräuchlichen Komparator 37, dessen Ausgangssignal mit einem Flip-Flop 38 vom "D"-Typ gespeichert wird, funktionell äquivalent. Der Abtastimpuls- oder Speicherübernahmeimpulseingang des Komparators würde dann dem Takteingang des Flip-Flop 38 entsprechen.

In einem wirklichen Speicherkomparator , z.B. dem in Fig.

ng 3 zu sehenden , findet der Tast-und Speichervorgang jedoch in der analogen Eingangsstufe 40 des Speicherkomparators 39 statt. Der Speicherkomparator 39 hat auch eine Ausgangsstufe 41, eine invertierende Signaleingangsleitung 43, eine nicht-invertierende Referenzeingangsleitung

g₅ und eine Abtastimpuls-Eingangsleitung 42, die mit einem Speicherübernahmeimpuls- oder Abtastimpul seinyanq in dor

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or.ston ana logon Kirigangsstufe 40 des Komparators 39 verbunden ist. Die Ausgangsstufen 41 geben das Ausgangssignal oder Ausgangsdifferenzsignal in bekannter Weise über eine Leitung 45 ab.

Da der Tast- und Speichervorgang in der analogen Eingangsstufe 40 stattfindet und diese nur eine mäßige Verstärkung aber eine sehr große Bandbreite aufweist, haben die Fortpflanzungsverzögerung und die beschränkte Bandbreite in

den Ausgangsstufen von großer Verstärkung keinen Einfluß 10

auf die Genauigkeit der Messung der vom speichernden Flip-Flop 39 genommenen Probe. Da der Schaltvorgang flankengetriggert ist, liegt die effektive Öffnungszeit gut unter 500 Pikosekunden.

Die Technik des wiederholten Abtastens, die häufig als "Äquivalentzeitabtastung " bezeichnet wird, hat verschiedene bedeutende Vorteile gegenüber der Transientenrekordermethode und der Fensterkomparatormethode. Vor allem wird das Rauschen in dem System durch den den Operationsverstär-

ker aufweisenden Integrator 31 ausgemittelt. Das Ausmaß dieser Rauschausmittlung ist durch die Integrationskonstante und die Anzahl der zu den einzelnen Zeitpunkten vorgenommenen Abtastungen bestimmt. Dies steht im Gegensatz zu den "einschüssig " arbeitenden Digitalisierern vom Typ der Trans ionton rekorder, bei denen der Tastspeicherverstärker für das Systemrauschen als Spitzendetektor wirkt.

Ein zweiter besonderer Vorteil besteht darin, daß der Integrator 31 mit dem Operationsverstärker bezüglich des WeIlenformprüflings bei sehr niedrigen Frequenzen, im wesentlichen Gleichstrom, arbeitet. Es braucht lediglich die Komparatoreingangsschaltung. der Eingangskurvenform zu folgen, so daß kein schneller Präzisionsverstärker, der bei den gewöhnlichen Abtastsystemen eine bedeutende Be-.schränkung darstellt, benötigt wird.

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Ein dritter bedeutender Vorteil, der bei der Erfindung zur Anwendung gelangenden Technik der wiederholten Abtastung besteht darin, daß die Messungsauflösung nicht dadurch beschränkt wird, daß der Komparator dazu neigt, bei sehr kleinen Eingangsdifferenzspannungen zu schwingen. Bei anderen Systemen stellt dieses "Schwingungsband" , das für schnelle Komparatoren typisch 1 bis 5 Millivolt beträgt, eine bedeutende Beschränkung hinsichtlich der Auflösung dar. Das Schwingen kann durch Beigabe einer positiven Rückkopplung verhindert werden, aber die sich daraus ergebende Hysteresis um den Auslöse- und Schaltpunkt des Komparators ist für die Genauigkeit des Systems ebenfalls schädlich.

Bei dem abtastenden Kurvenformdigitalisierer gemäß der Er- !5 findung wird dieses Schwingen dadurch verhindert, daß der Speicherkomparator mit einem relativ schmalen Impuls (5 bis 10 Nanosekunden breit) getastet wird. Dies ermöglicht es der Rückkopplungsschleife, dem abgetasteten Wert mit einer weitaus größeren Genauigkeit zu folgen, als dies die "Schwingungsgrenze" erwarten läßt. Beim vorliegenden System liegt die Auflösungsgrenze bei etwa 50 Mikrovolt, so daß die Genauigkeit etwa fünfzig mal größer ist als die Genauigkeit des Komparators für sich.

Für die Aufrechterhaltung dieser Auflösung ist die Wahl der Integrationskonstanten von Bedeutung. Die Steilheit (slope) des Integratorausgangssignals muß genügend klein sein, damit sich das

dV Aus = I Ein

dt C_F

Integratorausgangssignal zwischen Abtastungen um einen vernachlässigbaren Betrag ändert. Pro Zyklus der Eingangskurvenform wird eine Probe genommen, so daß die Zeit

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zwischen Proben gleich ist der Periode T

zwischen Proben ο f

Wenn die Differenz Δ V den größten zulässigen Integratorfehler bedeutet, errechnet sich die maximale Steilheit aus der Gleichung:

dV Aus = ^V max = I in

^{dt T}o ^CF

wobei I. durch den Wert des Integratoreingangswiderstandes R. und die Größe der Ausgangsspannung des Komparators bestimmt ist.

Die Fig. 4 zeigt die erfindungsgemäße Technik der Kurvenformdigitalisierung, während Fig. 5 zum besseren Verständnis der vorstehend angegebenen Gleichungen herangezogen werden kann. Die Fig. 6 zeigt die für die folgende Berechnung des Integratorfehlers benützte Kurvenformen. Der richtige abgetastete Wert gleicht nicht notwendig dem mittleren wert des Integratorausgangssignals, sondern er kann irgendwo zwischen der positiven Grenze und der negeativen Grenze liegen, die in Fig. 6 zu sehen sind. Es ist daher wesentlich , daß ein genügend kleiner Wert für ^ V ge-

max

wählt wird. Wenn der Kurvenformprüfling-beispielsweise eine gO Frequenz von 1 MHz hat und der maximal zulässige Fehler auf 50 Mikrovolt festgelegt wird, ergibt sich die Integrationskonstante zu:

dV Aus = ^ Vmax = I in ο

dt T C /us

ο F '

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Im Falle einer Kurvenform von niedrigerer Frequenz , die mit einer sehr hohen Genauigkeit gemessen werden muß, wird das Verhältnis I . viel kleiner sein. Mit kleiner werden-

der Steilheit kommt es schließlich dazu, daß die Komparator-Integrator-Schleife eine zu lange Zeit braucht, bis sie eine Änderungsstufe im vollen Ausmaß angenommen hat. In diesem Falle kann der Integrator mit variablem I . /C„

^r in F

eingerichtet werden, das genügend'sein kann, um große Änderungen im abgetasteten Wert schnell anzunehmen, und genügend klein, um einen präzisen Gleich- oder Mitlauf zu gestatten. /⁺ groß

Von Bedeutung ist auch die Wahl des Abtastinkrements bzw. der Abtaststufen, weil der Digitalisierer in einem synchronen Abtastmodus und nicht in einer Realzeit arbeitet, so daß die Auflösung der Zeitbasis willkürlich klein sein kann. Die bei dem erfindungsgemäßen System verwendete programmierbare Verzögerungsleitung ist in Stufen zu 1 Nano-Sekunde veränderbar, was eine maximale effektive "Abtastrate" von 1 GHz ergibt. Dies gestattet genaue Messungen der Laufzeit und der Anstiegszeit, aber es schließt nicht ein, daß das System eine Kurvenform von 1 GHz digitalisieren kann. Die Bandbreite der Komparatoreingangsstufe ist auf etwa 100 MHz begrenzt, was für die in Betracht stehenden Einrichtungen ausreicht. Sollte es nötig sein, Komponenten von höherer Frequenz zu digitalisieren, so wären ein Speicherkomparator mit einer höher_frequenten Eingangsstufe und eine kürzere Öffnungszeit erforderlich.

Das System ist zwar fähig, die Kurvenform in Stufen von 1 Nanosekunde abzutasten, doch hängt das verwendete tatsächliche Zeitinkrement bzw. die benutzte tatsächliche Zeitstufe von dem in Prüfung befindlichen Parameter ab. Z.B. erfordert die Messung einer Signallaufzeit mit einer Genauig-

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keit von 1 Nanosekunde eine Kurvenformdigitalisierung über etliche benachbarte Punkte, während die Messung der Slewrate eine Digitalisierung von nur zwei Punkten, die einige 10 oder 100 Nanosekunden voneinander entfernt liegen, er-_& fordert. Um zu erreichen, daß die Prüfung schnell vonstattcn geht, ist es zweckmäßig, nur so viele Zeit-Amplituden-Punkte heranzuziehen, wie dies möglich ist, ohne die Gültigkeit der Messung in Frage zu stellen. Für Messungen der Einschwingzeit ist die erforderliche Auflösung der Zeit-.Q basis nicht unmittlebar offensichtlich. Wenn über die interessierende Periode hinweg zu wenig Proben genommen werden, wäre es möglich, daß die Kurvenform zwischen den Abtastungen das Fehlerband überschreitet. Zur Erläuterung dieses Punktes sei der Fall eines periodischen Einschwing-,. Vorgangs wie dem in Fig. 7 dargestellten betrachtet. Wenn das Abtastinkrement bzw. die Abtaststufe ein ganzzahliges Vielfaches der Schwingungsperiode ist, können die Abtastpunkte leicht mit den Nulldurchgängen der Kurvenform zusammenfallen. In diesem Falle wäre die gemessene Einschwingzeit wesentlich kurzer als die tatsächliche.

Eine Möglichkeit, diese Fehlerart zu verhindern, besteht darin, das Nyquist'sehe Abtastkreterium:

T₅ < J [max

25

anzuwenden, worin T das Abtastinkrement und f die

s max

größte Frequenzkomponente in der Kurvenform ist. Die strikte Anwendung der Nyquist'sehen Rate oder Frequenz ist jedoch nur dann erforderlich, wenn das zu digitalisierende Signal QQ völlig zufällig oder vollständig unbekannt ist. Da die einschwingende Kurvenform nicht gänzlich zufällig oder willkürlich ist, können vernünftige Annahmen gemacht werden, um die Zahl der Abtastpunkte zu vermindern und dadurch die Prüfung zu beschleunigen.

35

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Die Fig. 8 zeigt ein Blockschaltbild einer Anwendungsform des erfindungsgemäßen abtastenden Kurvenformdigitalisierers, die zur Messung der Einschwingzeit eines 12-Bit-Digital/Analog-Wandlers benützt wird, dessen Stromausgang in einer Zeit von weniger als 40 Nanosekunden eine Genauigkeit von 1/2 LSB (LSB = Bit von geringster Bedeutung) erreicht. Bei der Schaltung nach Fig. 8 liefert ein Taktgeber 58 Taktsignale an den Eingang einer 8-Bit-Verzögerungsleitung 59. Die Verzögerungsleitung 59 erhält auch Rechner-Steuersignale von dem Digitalrechner 61, und zwar über den Verzögerungswählteil 60. Sobald die rechnergesteuerte Verzögerung gewählt worden ist, wird die Ausgangsgröße der Verzögerungsleitung 59 in den Eingang eines Abtastimpulsgenerators 62 eingespeist, dessen Ausgangsgröße einem TTL/ ECL-Niveauübersetzungsnetzwerk 63 zugeführt wird, das den TTL-Pegel (TTL = Transistor-Transistor-Logik) in den ECL-Pegel (ECL = Emittergekoppelte Logik) umsetzt. Dieses Netzwerk 63 ist ausgestattet mit einem ersten Widerstand 64, von dem ein Anschluß mit dem Ausgang des Abtastimpulsgenerators 62 verbunden ist und der andere Anschluß an eine Spannungsquelle von +5 Volt angeschlossen ist, und mit einem zweiten Widerstand , von dem ein Anschluß direkt mit dem Ausgang des Abtastimpulsgenerators 62 verbunden ist und der andere Anschluß an den Speicherfreigabe-oder Speicher-Übernahmeimpulseingang der Komparator-Integrator-Schleife des Blockes 66 angeschlossen ist, wie dies nachstehend noch näher erläutert wird.

Der Taktgeber 58 liefert gleichzeitig Taktsignale an den „Q Eingang einer Verzögerungseinrichtung 67, deren Ausgangsgröße an den Eingang eines Polaritätswählblockteiles 69 geliefert wird, der über eine Leitung 80 auch Rechnerbefehlsignale von dem digitalen Rechner 61 empfängt. Die Ausgangsgröße des Polaritätswählers wird ah den Eingang „ρ- eines Niveauübersetzungssystems 68 geliefert , dessen Ausgangssignal den zu prüfenden Digital-Analog-Wandler 71

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κ -60-

Y steuert. Die Ausgangsgröße des zu prüfenden Digital-Analog-Wandlers 71 gelangt über eine Leitung 50 an den Eingang einer Komparator-Integrator-Schleife 66, und sobald die oben beschriebenen, wiederholten Abtastungen vorgenommen £ worden sind und der Gleichgewichtszustand erreicht worden ist,wird der Endwert über den Widerstand 72 an ein programmierbares Voltmeter 73 ausgegeben. Die Ausgangsgröße des programmierbaren Voltmeters 73 ist ein digitales Äquivalent des angegebenen analogen Endwertes. Dieses digitale Äquivalent wird über einen IEE 488 Instrumentenbus 74 zur Speicherung und weiteren Verarbeitung an den digitalen Steuerrechner 61 übertragen. Die Einzelheiten der Blöcke in Fig. 8 sind in den nachstehend erläuterten Schaltungen gemäß Fig. 9 und 10 wiedergegeben.

Die Fig. 10 zeigt die Schaltungen innerhalb des Polaritätswählblockteiles 69, des Niveauübersetzungblockteiles 68, des DAC-Prüflingsblockes 71, des Taktgebers 58 und des Verzögerungsblockes 67 jeweils in Fig. 8. Der Taktgeber im Block ^r>8 weist einen spannungsgesteuerten Oszillator

(VCO) 140 auf, der beispielsweise ein spannungsgesteuerter Oszillator vom Typ 74LS324 sein kann, der von der Firma Texas Instruments , Inc. hergestellt wird. Die drei Masseeingänge des VCO 140 sind mit Masse verbunden. Der CXl-

Stift ist über eine Kapazität 141 mit dem CX2-Stift ver-25

bunden, und der Bereichstift und der Frequenzsteuerstift sind gemeinsam an einen Knotenpunkt 142 angeschlossen, der über einen Widerstand 143 mit Masse verbunden ist. Der Knotenpunkt 142 ist über einen Widerstand 144 auch an eine Spannungsquelle von +5 Volt angeschlossen, und die 2 V Eingänge sind gemeinsam ebenfalls mit der +5 Volt Spannungsquelle verbunden. Den Ausgang des VCO bildet der Freigabeausgangsstift Y, der direkt an einen Ausgangsknotenpunkt 145 angeschlossen ist.

Der VCO 140 besteht in Wirklichkeit aus zwei unabhängigen

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spannungsgesteuerten Oszillatoren in einem einzigen monolithischen Chip, von denen jeder komplementäre Ausgänge aufweist. Die Ausgangsfrequenz eines jeden VCO wird mittels eines einzigen externen Bauelements festgelegt, das entweder eine Kapazität oder ein Kristall sein kann, und zwar in Verbindung mit den spannungssensitiven Umgängen, einem für die Frequenzsteuerung und einem anderen für den Frequenzbereich. Über diese Eingänge kann die Ausgangsfrequenz durch Ändern der an sie angelegten Spannung verändert werden. Der hochstabile Oszillator kann auf jede normale Frequenz eingestellt werden. Bei der bevorzugten Ausführungsform der Erfindung liefert der spannungsgesteuerte Oszillator 140 eine Betriebsfrequenz von etwa 1 MHz. Die Ausgangssignale vom Ausgangsknotenpunkt 145 des VCO sind über eine Leitung 157 an den Takteingang eines Flip-Flop 158 vom D-Typ angeschlossen, dessen /+ Eingang PR (preset input) und Löscheingang CLR (clear input) an eine Spannungsquelle von +5 Volt angeschlossen sind und dessen D-Eingang und Q-Ausgang miteinander verbunden sind. Der nicht-invertierende Ausgang Q des Flip-Flop 158 ist an den ausgangsknotenpunkt 159 des Flip-Flop angeschlossen, der die modifizierten Taktsignale über eine Leitung 76 an die Verzögerungsleitungsschaltung gemäß Fig. 9 und über eine Leitung 161 an einen Eingang der Polaritätswählschaltung 69 liefert.

Die Polaritätswählschaltung 69 weist ein logisches "exklusives Oder "-Gatter 121 mit zwei Eingängen und einem einzigen Ausgang auf. Der erste Eingang des exklusiven ODER-

gQ Gatters 121 empfängt über die Leitung 161 die modifizierten Taktimpulse, die dadurch erhalten werden, daß die Taktimpulse vom Flip-Flop durch 2 dividiert werden, während der andere Eingang an einen Eingangsknotenpunkt 119 angeschlossen ist. Der Knotenpunkt 119 ist über einen Widerstand

or 120 an eine Spannungsquelle von +5 Volt und an einen Eingang 118 vom Digitalrechner 61 her angeschlossen, um

/⁺ Voreinstell-

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programmgesteuert einen digitalen Wählbefehl zu erhalten, so daß die Polarität des Schaltens des Digital-Analog-Wandlers von dem Rechner selektiv gesteuert wird. Der Ausgang des exklusiven Oder-Gatters 121 ist mit dem D . -Eingang der Niveauübersetzungsschaltung 68 aus Fig. 8 verbunden.

Die erste Stufe der Niveauübersetzungsschaltung 68 weist einenTTL-ECL-Übersetzer 122 auf, der z.B. eine gebräuchliche Einheit wie der von der Firma Motorola, Inc. hergestellte MC10124 TTL/MECL-Übersetzer sein kann. Der Übersetzer 122 dient dazu, bei digitalen Systemen Daten und Steuersignale zwischen einem Abschnitt mit einer Logik mit gesättigten Transistoren und einem MECL-Abschnitt anzupassen. Der übersetzer 122 hat TTL-kompatible Eingänge und MECL-komplementäre Ausgänge mit offenem Emitter. Wenn der gemeinsame Tasteingang der Einrichtung ein niedriges logisches Niveau erhält, bringt er alle wahren Ausgänge in den logischen MECL-'/ur;tand LOW (= niedrig) und alle invertierenden Ausgänge in den logischen Zustand HIGH (= hoch). Der Vorteil des Übersetzers 122 besteht darin, daß die TTL-Niveauinformation differentiell über zwei ausgeglichene verdrillte Leitungen zu der MECL-Einrichtung übertragen werden kann, wo das Signal zwecks weiterer Verarbeitung empfangen werden kann.

Der D. - Eingang kommt vom Ausgang des exklusiven Oder-Gatters 121, und der D .- Ausgang ist direkt an einen Ausgangsknotenpunkt 124 angeschlossen. Der V - Eingang steht

CC

direkt mit einer Spannungsquelle von +5 Volt in Verbindung, während der gewöhnliche Abtastimpulseingang über einen Widerstand 123 mit einer Spannungsquelle von +5 Volt verbunden ist. Der Übersetzer 122 weist auch einen A. - Einqanq

in ^-3

und einen A - Ausgang auf, wie dies nachstehend beschrieben werden wird.

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Der Ausgang des VCO 140 bei 145, liefert die Taktsignale über eine Leitung 14'6 an den Eingang eines Verzögerungsnetzwerkes 67. Das Verzögerungsnetzwerk 67 weist einen ersten Inverter 147 auf, dessen Eingang an die Leitung angeschlossen ist und dessen Ausgang mit dem Eingang eines zweiten Inverters 148 verbunden ist. Der Ausgang des Inverters 148 ist mit einem Anschluß eines Widerstands 149 verbunden, dessen anderer Anschluß mit einem Knotenpunkt 151 in Verbindung steht. Der Knotenpunkt 151 ist über eine

^q Kapazität 152/und direkt an den Eingang eines dritten Inverters 153 angeschlossen. Der Ausgang des dritten Inverters 153 steht mit dem Eingang eines vierten Inverters in Verbindung, dessen Ausgang an den Eingang eines fünften Inverters 155 angeschlossen ist. Der Ausgang des fünften

,p- Inverters 155 liegt am Eingang eines sechsten Inverters 156, dessen Ausgang direkt an den A. -Eingang des Niveauübersetzers 122 angeschlossen ist, um diesen mit einem verzögerten Taktsignal zu versorgen.

Der A -Ausgang ist direkt an einen Ausgangsknotenpunkt

126 angeschlossen, der direkt mit dem Takteingang CLK einer Halte- oder Speicherschaltung 128 (latch circuit) verbunden ist. Der Knotenpunkt 128 steht auch über einen Widerstand

127 mit einer Spannungsquelle von -5 Volt in Verbindung.

_,_ Der D -Ausgang des Übersetzers 122 ist direkt an den ^o out

Knotenpunkt 124 angeschlossen, der wiederum direkt mit dem A. - Eingang der Schaltung 128 verbunden ist. Der Knotenpunkt 124 steht auch über einen Widerstand 125 mit einer Spannungsquelle von -5 Volt in Verbindung.

Bei der bevorzugten Ausführungsform der Erfindung kann die Speicherschaltung 128 eine gewöhnliche Speicherschaltung sein, wie z.B. das von der Firma Motorola , Inc., hergestellte "D"-Master-Slave-Flip-Flop MC10176 Hex. Die

Speicherschaltung weist sechs relativ schnelle Master-35

Slave Flip-Flops vom D-Typ auf. Die sechs Flip-Flops werden

/ mit Masse ^ΔΙ

alle gemeinsam getaktet, und Daten gelangen in den Master, wenn der Takt LOW ist. Die Datenüberführung von "Master" nach "Slave" findet beim Taktübergang ins Positive statt. Die Ausgänge können daher ihren Zustand lediglich bei

κ einem ins Positive gehenden Taktübergang ändern. Infolge der Master-Slave-Gestaltung der Anordnung beeinflußt zu irgendeiner anderen Zeit eine Änderung in der am Dateneingang vorhandenen Information bekanntlich nicht die Ausgangsinformation. Das am Knotenpunkt 126 anliegende Signal wird daher an den gemeinsamen Takteingang CLK der Speicherschaltung 128 geliefert,was zur Folge hat, daß die Daten vom Eingang A. bei einem ins Positive gehenden Taktübergang oder-Sprung zum Ausgang A . übertragen werden. Das Ausgangssignal wird an einen Ausgangsknotenpunkt 129 geliefert, der über eine Parallelschaltung aus einer Kapazitäi 121 und einem Widerstand 132 an Masse angeschlossen ist.

Der Knotenpunkt 129 ist auch direkt mit dem Eingang A. eines Puffers 133 verbunden. Der Puffer 133 kann beispielsweise eine handelsübliche Einheit wie das von der Firma 20

Motorola, Inc., hergestellte "UND"-Gatter MC10197 Hex sein.

Der Puffer 133 bietet eine schnellesechsfache logische UND-Funktion mit Tast- oder Abtastfähigkeit. Der gemeinsame Eingang ist direkt mit einem Knotenpunkt 136 verbunden, der über einen Widerstand 137 an Masse angeschlos-25

sen ist. Der Knotenpunkt 136 steht über einen Widerstand 138 auch mit der -E Voltklemme eines pull-down-Widerstandsnetzwerkes 135 in Verbindung¹, an welche die zueinander parallelen Widerstände des Neztwerkes mit ihrem einen Anschluß angeschlossen sind. Der Ausgang A . des ^out

Puffers 133 steht über eine Leitung 134 mit einem Satz gemeinsamer Knotenpunkte bei den anderen Anschlüssen der Widerstände des Netzwerkes 135 in Verbindung.

Die zu prüfende Einrichtung ist ein Digital-Analog-Wandler 35

(DAC) 71 - im folgenden als Prüfling bezeichnet - der, bei

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der bevorzugten Ausführungsform der Erfindung ein handelsüblicher Wandler wie' der von der Firma Burr Brown Corporation, Tucson, Arizona gefertigte Wandler DAC63 sein kann. Der Prüfling 71 hat eine Auflösung und Genauigkeit von 12 Bit, eine Einschwingzeit von 35 Nanosekunden, ECL-kompatible Eingänge, eine niedrige Glitch-Energie, eine einstellbare logische Schwelle für ideales Schalten,eine intern mit einem Nebenschluß versehene Versorgungsleitung zur Minimierung der Einschwingzeit , einen inneren Rück-

XO kopplungswiderstand für thermische Nachführung und dergleichen. Der DAC 71 ist ein überaus schnell einschwingender 12 -Bit-Digital/Analog-Konverter mit Stromausgang, bei dem die Eingänge ECL-kompatibel sind und die Ausgänge in 35 Nanosekunden oder weniger auf innerhalb 0,012 % des vollen Bereiches einschwingen.

Der Ausgang 134 des Puffers 133 ist an die gemeinsamen Knotenpunkte des Widerstandnetzwerkes 135 angeschlossen, die mit den Dateneingängen 2-12 verbunden sind. Der erste Dateneingang oder MSB-Eingang ist an die gemeinsamen Knotenpunkte über einen Widerstand 130 angeschlossen. Durch Einspeisen des Signals auf der Leitung 134 über einen Widerstand 130 zum Bit von größter Wertigkeit (MSB) und direkt zu den verbleibenden Bitpositionen 2 -12 , kann der ganze DAC-Prüfling zwischen Nullund vollem Endwert mit der gemäß Vorstehendem vom Rechner 61 gewählten Polarität geschaltet werden. Der Ausgang vom Prüfling 71 gelangt über eine Leitung 50 zur Komparator-Integrator-Schleifenschaltung 66 der Fig. 9. Beim vorliegenden System kann das

₃Q "D"-Flip-Flop 158 ein gebräuchliches Flip-Flop , z.B. das von der Firma Signetics Corp. unter der Bezeichnung LS74 hergestellte duale Flip-Flop vom D-Typ, sein. Das Flip-Flop 158 ist ein duales, positiv flankengetriggertes Flip-Flop vom D-Typ, das in bekannter Weise einzelne Daten-

_a5 Takt-, Setz- und Löscheingänge und komplementäre Q-Ausgänge aufweist.

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3433674 j» -if- "

Bei der Schaltung gemäß Fig. 9 wird das modifizierte Taktsignal von dem Knotenpunkt 159 über die Leitung 76 zu dem Eingang einer programmierbaren logischen Verzögerungsleitung von 8 Bit geführt. Bei der bevorzugten Ausführungsform der Erfindung kann die Verzögerungsleitung 59 beispielsweise eine flache, TTL-kompatible, 8 Bit umfassende, programmierbare logische Verzögerungsleitung sein, z.B. die von der Firma EC Engineered Component Company of San Luis Obispo, Californien, unter der Bezeichnung PTTLDL-20-1 gefertigte. Die programmierbare logische Verzögerungsleitung von 8 Bit kann durch das Vorhandensein von entweder einer logischen "1" oder einer logischen "0" an jedem der programmierenden Stifte programmiert werden. Da die Eingangs- und Ausgangsklemmen fixiert sind und Programme nur

JP- durch Gleichspannungsniveaus eingerichtet werden, kann die Programmierung durch Fernschalten oder permanentes Anschließen der passenden Programmstifte der logischen Verzögerungsleitugn an Masse vorgenommen werden. Die logische Verzögerungsleitung kann auch automatisch durch vom Rechner

2Q erzeugte Daten programmiert werden.

Bei der vorliegenden Schaltung wird die Verzögerung durch den Rechner 61 gesteuert, und zwar unter Benutzung eines parallelen Allzweck-Ausgangskanals und eines Anschluß-Wi-₂c derstandsnetzwerkes 75. Der Ausgang der programmierbaren Verzögerungsleitung 59 ist an einen Ausgangsknotenpunkt 77 angeschlossen. Die programmierbare Verzögerungsleitung 59 von 8 Bit ist zur Bestimmung des Abtastp'unktes in Stufen von 1 Nanosekunde von 0 bis 255 Nanosekunden einstellbar.

_n Die Differenziereinrichtung ist so bemessen, daß ein rela-

tiv schmaler Ausgangsimpuls von 5 bis 10 Nanosekunden Breite erzeugt wird. Der Ausgangsknotenpunkt 77 ist mit dem Eingang der in Fig. 8 zu sehenden Generatorschaltung 62 für den Abtastimpuls verbunden, die ein logisches NAND-Gatter mit einem ersten und einem zweiten Eingang und einem ob

einem or.ston Inverter 79, und einem zweiten Inver-

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ter 82 aufweist. Der Ausgangsknotenpunkt 77 ist direkt mit einem Eingang des NAND-Gatters 78 und mit dem Eingang des ersten Inverters 79 verbunden. Der Ausgang des Inverters 79 ist über eine Kapazität 81 mit Masse verbunden und an den zweiten Eingang des NAND-Gatters 78 angeschlossen. Der flusgang des NAND-Gatters 71 ist an den Eingang eines Inverters 82 geführt, dessen Ausgang an einen Knotenpunkt 83 am Eingang einer Pegelübersetzungsschaltung 63 angeschlossen ist. Die Pegel- oder Niveauübersetzungsschaltung 63 weist einen Widerstand 64 auf, der zwischen dem Knotenpunkt 83 und einer Spannungsquelle von +5 Volt liegt, und sie weist des weiteren einen Widerstand 65 auf, von dem ein Anschluß mit dem Knotenpunkt 83 und der andere Anschluß mit dem Eingangsknotenpunkt 84 für die Speicherfreigabe oder Speicherüberführung der Komparator-Integratorschleife 66 der Fig.8 verbunden ist.

Die Generatorschaltung 62 für den Abtastimpuls und der Ausgang der Verzögerungsleitung 59 arbeiten folgendermaßen:

Die ansteigende Kante des Ausgangssignals der Verzögerungsleitung wird über die TTL-Differenzierschaltung mit dem NAND-Gatter 78 und den Invertern 79 und 82 in einen positiven Impuls von etwa 7 Nanosekunden Breite umgewandelt. Der TTL-Impuls vom Ausgang der Differenzierschaltung 82 wird durch das Widerstandnetzwerk 63 auf ECL-Niveaus übersetzt, wo er als Komparatorabtastsignal oder Kompararorabtastimpuls zum Tasten des Speicherfreigabeeingangs des Speicherkompararors 86 der Komparator-Integrator-Schleife 66 abgegeben wird, wie dies nachstehend beschrieben wird.

Die Komparator-Integratorschleife 66 der Fig. 9 weist einen Speicherkomparator 86 auf, der einen nicht-invertierenden Signaleingang, einen invertierenden Referenzeingang, einen Speicherfreigabeeingang, einen invertierenden Ausgang und einen nicht-invertierenden Ausgang aufweist. Der invertierende Ausgang des Speicherkomparators 86 ist direkt mit

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3439674 «-6S~ ''

dem invertierenden Ausgangsknotenpunkt 87 verbunden, der als Eingang zu einem nachstehend beschriebenen T-Filternetzwerk 88 diente Der Knotenpunkt 87 ist an eine Klemme

eines Widerstands 39 angeschlossen, dessen andere Klemme mit einem Knotenpunkt 100 verbunden ist= Der Knotenpunkt 100 ist an eine Klemme eines Widerstands 90 angeschlossen, dessen andere Klemme an dem invertierenden Eingangsknotenpunkt 93 eines Operationsverstärkers 92 liegt. Der Operationsverstärker 92 ist auch mit einem nicht-invertierenden Eingang versehen, der an einem nicht-invertierenden Eingangsknotenpunkt 94 liegt. Des weiteren hat der Operationsverstärker 92 einen an einem Knotenpunkt 95 liegende Operationsverstärker-Integratorausgang. Zwischen dem invertierenden Eingang am Knotenpunkt 93 des Operations-Verstärkers 92 und dem Operationsverstärkerausgang am Knotenpunkt 95 liegt zur Bildung eines Integrators 109 eine integrierende Kapazität 96.

Der nicht-invertierende Ausgang des Speicherkomparators 86 ist von dsem nicht-invertierenden Ausgangsknotenpunkt 97 abgeleitet, der auch als Eingang eines zweiten modifizierten T-filternetzwerks 98 dient, das ein Vor-Filternetzwerk und einen Stromsteuerwiderstand umfaßt. Der Knotenpunkt 97 ist über einen Widerstand 99 mit einem Knotenpunkt 150 verbunden, der über Kapazität 102 an Masse angeschlossen ist. Der Knotenpunkt 150 ist auch mit einem Anschluß eines Widerstands 101 verbunden, von dem der andere Anschluß mit dem nicht-invertierenden Eingangsknotenpunkt 94 verbunden ist, der ebenfalls über eine Kapazität 103 an Masse liegt.

Der Eingangsknotenpunkt 84 für die Speicherfreigabe oder Speicherübernahme ist direkt mit dem Speichertreiqabeeinqang des Speicherkomparators 86 verbunden und steht auch über einen Widerstand 85 mit einer Spannunqsquelle von

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-5 Volt in Verbindunq. In ähnlicher Weise sind der invertierende Ausqangsknotenpunkt 87 und der nicht-invertierende Ausqangsknotenpunkt 97 des Speicherkomparators 86 an die Spannungsquelle von -5 Volt über einen ersten Widerstand 105 bzw. einen zweiten Widerstand 104 angeschlossen.

Der Integratorausgangsknotenpunkt 95 ist über die Leitung 108 mit dem nicht-invertierenden Eingang eines Operations-

¹^ verstärkers-Spannungsfolgers 107 verbunden, dessen Ausgang an einen Ausgangsknotenpunkt 110 angeschlossen ist. Der invertierende Eingang des Operationsverstärkers 107 steht über eine Rückkopplungsleitung 111 direkt mit dem Ausgangsknotenpunkt 110 in Verbindung. Der Knotenpunkt 110 ist an ein Spannungsteilernetzwerk 112 angeschlossen, der

einen ersten Widerstand 113 aufweist, von dem ein Anschluß direkt mit dem Knotenpunkt 110 verbunden ist und der andere Anschluß an einem Spannungsteilerknotenpunkt 115 liegt. Der Spannungsteilerknotenpunkt 115 ist über einen zweiten Spannungsteilerwiderstand 114 an Masse angeschlossen. Parallel zum zweiten Spannungsteilerwiderstand 114 liegt zwischen dem Ausgangsknotenpunkt 115 und Masse eine kapazität 116. Der Ausgangsknotenpunkt 115 des Spannungsteilers ist über eine Leitung 117 mit dem inver-

^5 tierenden Eingang oder Referenzeingang des Speicherkomparators 86 verbunden. Die Kombination aus den Leitungen 108 und 113 , dem Operationsverstärker-Spannungsfolger und dem Spannungsteilernetzwerk 112 bildet einen Rückkopplungspfad 106, der die Komparator-Integrator-Schleife der Fig. 8 schließt.

Bei der bevorzuqten Ausführunqsform der Erfindung kann der Speicherkomparator 86 beispielsweise eine gebräuchliche Einrichtung wie der Spannungskomperator Am685 sein, der von der Firma Advanced Micro Devices, Inc. ge-

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fertigt wird. Der Speicherkomparator 86 hat eine analoge Eingangsstufe, die einen Speicherfreigabe- oder Speicherübernahmeeingang zum Takten oder Abtasten des an dem Signaleingang anliegenden Signals aufweist, und des weiteren Ausgangsstufen. Der Speicherkomparator 86 ist ein schneller Spannungskomparator, der forschrittliche hochfrequente NPN-Komponenten mit Schottky-Dioden aufweist, die extrem kleine Fortpflanzungsverzögerungen ermöglichen, ohne daß die hervorragenden Anpassungscharakteristiken geopfert werden, die bisher nur langsamen integrierten Schaltungen hoher Leistung eigen waren. Die Schaltung hat analoge Differenzeingänge und komplementäre logische Ausgänge, die mit den meisten Formen von ECL kompatibel sind. Der Ausgangsstrom reicht für die meisten Anwendungen aus und das geringe Eingangs-Offset und die hohe Auflösung machen diesen Komparator für eine schnelle Analog-Digital -Verarbeitung mit hoher Geschwindigkeit speziell geeignet. Die vorgesehenen Speicherfunktionen gestatten es, den Komparator in einem Tast-Speicher-Modus (sample and hold mode) zu betreiben. Wenn das Freigabe oder-Speicherübernahmeeingangssignal ein logisches "HiGH"-signal ist, funktioniert der Komaparator normal, aber wenn der Freigabeeingang auf ein logisches "LOW" gebracht wird, sind die Komparatorausgänge in ihrem bestehenden loqischen Zustand blockiert.

Die Komparatorabtastsignale, die von dem Abtastsiqnalqenerator 62 zu dem Speichertreiqabe-Eihqanqsknotenpunkt 84 qelanqen, dienen dazu , den Speicherkomparator 86 zu takten oder zu tasten, um das am Siqnaleinqanq vorhandene Siqnal, z.B. das von dem DAC-Prüflinq auf der Leitung 50 von der Schaltunq qemäß Fiq. 10 kommende Kurvenformsignal, abzutasten. Der Rechner steuert, wie vorstehend beschrieben, die Abtastzeit, und das Ausganqssiqnal wird an die Operationsverstärker- und Integrator-Schleife 66 qeliefert,

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um an dem Inteqratorausqanqsknotenpunkt 95 zu erscheinen. Das Ausganqssiqnal des Inteqrators wird zu dem Referenzeingang des Speicherkomparators 86 zurückqeführt. Das Ausgangssignal des Speicherkomparators stellt das zu integrierende abgetastete Signal dar.

Der Operationsverstärker 92 ist ein gewöhnlicher Operationsverstärker, z.B. eine OPA102-Einrichtung der Firma Burr-Brown Corp., Tucson,Arizona. Auch der Operations verstärker-Spannungsfolger 107 ist eine gebräuchliche Einrichtung wie der Spannungsfolger LM310, der von der Firma National Semiconductor, Inc. hergestellt wird.

Die Arbeitsweise der Komparator-Integratorschleife 66 der Fig. 9 ist identisch mit der vorher beschriebenen, obzwar ein Spannungsfolger und Spannungsteiler mit Filter hinzugefügt worden sind. Der Operationsverstärker-Spannungsfolger 107 puffert den Ausgang vom Integrator am Knotenpunkt 95 gegen Signalstörungen, die sich gewöhnlich aus dem Tasten des Speichertreiqabeeinqanqs des Speicherkomparators 86 ergeben würden, und gegen Störungen, die durch die Schalttätigkeit des Eingangs des Speicherkomparators verursacht sind. Der Spannungsteiler 112 mit den Widerständen 113 und 114 stellt einen Spannungsverstärkungsfaktor von etwa 10:1 für die gesamte Komparator-Integrator-Schleife her. Die pull-down- Widerstände 104 und 105 erfüllen ihre übliche Funktion, und die T-filtereinrichtung dient dazu , Signalspitzen, die vom Komparatorausgang zum Integratoreingang gehen, ab- oder wegzurunden und gleichzeitig den Stromfluß zu dem Integrator und daher dessen Steilheit für den Integrierprozess zu steuern. Die Einfügung der T-Filternetzwerke trägt zu der verbesserten Genauigkeit bei, die nötig ist, damit das vorliegende System so arbeiten kann, wie dies geschieht.

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Sobald das Rückkopplungssignal das an dem Referenzeingang anliegende Signal dazu gezwungen hat, um den abgetasteten Wert des Testsignals zu oszillieren, bis ein Gleichgewichtszustand existiert und die Schleife einschwingt, wird der endgültige Wert am Knotenpunkt 95 über den Widerstand 72 durch das programmierbare Voltmeter 73 abgelesen. Das programmierbare Voltmeter 73 ist eine gebräuchliche Einrichtung , z.B. das programmierbare Voltmeter 3478A von Hewlett Packard, das fähig ist, das den endqültigen Wert an dem Knotenpunkt 95 anzeigende Analoqsignal zu empfangen und in ein digitales Äquivalent umzuwandeln. Das digitale Äquivalent wird dann über einen IEE 488 Instrumentenbus 74 zum digitalen Steuerrechner 61 zwecks Speicherung und anschließender Verarbeitung und Analyse - jeweils je nach Bedarf - übertragen.

Der digitale Steuerrechner 61 der vorliegenden Erfindung kann ein gebräuchlicher Digitalrechner, z.B. ein Hewlett und Packard HP-85, der von der Firma Hewlett Packard Comp, hergestellt wird, sein. Der Rechner ermöglicht die Programmsteuerung des Systembetriebs einschließlich der Erzeugung der benötigten Rechnersteuersignale oder- Befehle, der Auswahl der benötigten Verzögerungszeit, der Speicherung und Analyse der digitalisierten Parameter, und dergleichen. Die Programmierung des Digitalrechners 61 in der Weise, daß die oben beschriebenen erforderlichen Funktionen durchgeführt werden, ist einem durchschnittlichen Fachmann geläufig, und das Handbuch mit Programmieranleitung "Owner's Manual and Programming Guide" zum Hewlett Packard HP-85 , das von der Firma Hewlett Packard Comp, im Januar 1981 veröffentlicht worden ist und das hier durch Bezugnahme eingeführt wird, enthält mehr als eine ausreichende Beschreibung, um jedermann die Lehre zu vermitteln, wie die erforderliche Programmierung durchzuführen ist.

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£6 ' JO'

Zusammenfassend wird der abtastende Signaldigitalisierer zur Messung der Einschwingzeit eines 12-Bit-DAC, dessen Stromausgang in einer Zeit unter 40 Nanosekunden eine Genauigkeit von 1/2 LSP erreicht, beschrieben. Die Schal- b tunqsanordnunq ist: von sehr großer Bedeutung, da die Prüfung der Einschwingzeit eines DAC mit Stromausgang steta eine der .schwierigsten Messungen war, die irgendwie durchgeführt werden mußte- Die Schaltungen gemäß Fig. 8, 9 und 10 zeigen, daß ein Signal zur Anregung der Prüfung, ein sogenannter Prüfstimmulus, durch den Taktgeber 58 und eine programmierbare Verzögerungsleitung von 8 Bit geschaffen wird, die von 0 bis 255 Nanosekunden in Stufen von 1 Nanosekunde einstellbar ist und dafür benützt wird, eine rechnerdiktierte Verzögerung zu programmieren, und zwar unter Verwendung des parallelen Al 1zweck-Ausgangskanals des Rechners. Die ansteigende Flanke des Ausgangssignals der Verzögerungsleitung wird über die TTL-Differenzierschaltung 62 in einen positiven Impuls von etwa 7 Nanosekunden Breite umgewandelt, woraufhin der sich erqebende TTL-Impuls auf ECL-Niveaus mit einem Widerstandsnetzwerk 63 übersetzt wird, um so die Komparatortastsignale zu erzeugen. Das ursprüngliche Taktsignal wird auch dafür herangezogen, den DAC-Prüfling zwischen Null und vollem Endwert zu schalten, wofür eine von dem Rechner über eine Polaritätswählschaltung ausgewählte Polarität benützt wird. Um sicherzustellen, daß der Komparator zu der tatsächlichen Übergangs- oder Sprungzeit das DAC ab tasten kann, wird eine Verzögerungsschaltung benutzt. Hierdurch werden eingebaute Abtastimpulsverzögerungen kompensiert. Der Rechner kann sich somit selbst auf den "Zeitnullpunkt" der Ausgangskurvenform des DAC eichen, und zwar durch Digitieren sowohl vor als auch nach dem Übergang.

Das DAC-Ausgangssignal von 0 bis 10 Mil Hamper wird durch

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j dessen eigene ohnischo Kinqangsimpedanz so in eine Spannung umgewandelt, daß der Wert des LSB (= niedrigstwertiges Bit) ungefähr zehnmal größer ist als die minimale Systemauflösung.

Die Komparator-Integrator-Rückkopplungsschleife 66 könnte ein "T"-Filternetzwerk enthalten, das den Komparator-Referenzeingang vom Integratorausgang isoliert. Dies ist erforderlich, um zu verhindern, daß der Komparatoreingang, .. „ der mit der Taktfrequenz ein- und ausschaltet, Störungen am Integratorausgang verursacht. Der Gleichstromausgang wird dann an ein digitales Voltmeter geliefert, das über den Standard-Instrumentenbus 74 mit dem Rechner 61 in Datenaustausch steht.

Eine andere Ausführung des erfindungsgemäßen abtastenden Kurvenformdigitalisierungssystems wird bei der Einrichtung eines dynamischen Testers für Tastspeicherverstärker (sample and hold amplifier) benutzt, der die Übernahmezeit, die Einschwingzeit zwischen Abtasten und Speichern, die Öffnungszeitverzögerung, den Offset zwischen Abtasten und Speichern, die Störunterdrückung im Halte- oder Speicherzustand, die Slewrate, die Anstiegszeit und dergleichen mißt. Ein Blockschaltbild des Tastspeicher-Prüf- __ systems, das die Fähigkeiten des grundlegenden Digitalisiers gemäß der Erfindung erweitert, ist in Fig. 11 dargestellt. Das Blockschaltbild der Fig. 11 zeigt die Verwendung von drei getrennten Komparator-Integrator-Schleifen, und zwar je eine für den Eingang, den Ausgang und

für das Verstärkerfehlersignal (Sumnenpunkt für das Fehlersignal) 30

Ein vierter Speicherkomparator -ohne einen Integratorwird dafür benutzt, den exakten Zeitpunkt der Übergänge "Speichern-Abtasten" und "Abtasten-Speichern" an dem Speicher- oder Haltebefehlseingang zu bestimmen. Das

Blockschaltbild der Fig. 11 umfaßt einen Taktgeber 162 35

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zum Liefern von Taktimpulsen an einen ersten und einen zweiten 4-Bit-Zähler 163 bzw. 164. Die Ausgänge des Zählers 163 sind direkt mit den korrespondierenden Eingängen eines 4-Bit-Größen-Komparators 165 angeschlossen, dessen ° gegenüberliegende Eingänge durch den digitalen Parallelrechner 169 eingestellt und über einen Bus 167 oder einen allgemeinen I/O-Kanal zu den entsprechenden Eingängen des ersten Größen-Komparators.165 / . In ähnlicher Weise sind die Ausgänge des zweiten 4-Bit-Zählers 164 an einem ersten Satz von Eingängen eines zweiten Größen-Komparators 166 mit r-Bits angeschlossen, dessen entgegengesetzter Satz von Eingängen mit dem Bus 167 verbunden ist. Wenn die Größen-Komparatoren 165, 166 feststellen, daß das Zählergebnis der in den Zählern 163, 164 gespeicherten Zählimpulse gleich ist dem vom Rechner bestimmten Zählwert liefert der Gleichheitsausgang ein deren Gleichheit anzeigendes Signal an den D-Eingang des Flip-Flop 168. Der Takteingang des Flip-Flop 168 vom D-Typ ist direkt mit der Taktsignalquelle verbunden, und sein Voreinstell-Einqang (preset input) sowie sein Löscheinqanq sind über ein Anschluß-wi'derstandsnetzwerk des Digitalrechners an eine Spannungsquelle von +5 Volt angeschlossen.

Der nicht-invertierende Q-Ausgang des Flip-Flop 168 vom D-Typ ist direkt an den Eingang der 8-Bit-Verzögerungsleitung 172 angeschlossen, deren Verzögerungsperiode vom Digitalrechner 169 programmgesteuert eingestellt wird. Der Ausgang der 8-Bit Verzögerungsleitung 172 liefert das Eingangssignal für die Abtastimpulsgeneratorschaltung 173, deren Ausgangssignal an das pull-down- Netzwerk 174 geliefert wird, das am Ausgang des Abtastimpulsgenerators einen Knotenpunkt 160 aufweist, der über einen Widerstand 17 5 an eine Spannungsquelle angeschlossen ist.

Der Knotenpunkt 160 ist über einen Widerstand 176 auch

qeliefert werden

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mit einem Knotenpunkt 169 verbunden, der über einen Widerstand 177 an Masse angeschlossen ist und über eine Leitung 174 die Abtastsignale zum Takten der Speicherfreigabe- oder Speicherübernahmeeingänge der einzelnen Speicherkomparatoren der nachstehend beschriebenen Blöcke 19 3,194, 195 und 196 liefert. Wenn ein vorbestimmtes Zählergebnis erreicht ist, liefert der Q- Ausgang des Zählers 164 ein Signal an die Eingänge A und B eines Verschieberegisters 171. Wenn eine erste Zeit erreicht ist, liefert der Ausgang Q des Verschieberegisters ein Signal an das Verzögerungsnetzwerk 181, und dieses Signal gelangt, nachdem es verzögert worden ist, zu der Polaritätswählschaltung 182 , und zwar zusammen mit einer Steuerbefehlsinformation vom Rechner 169 über den Datenbus bzw. Aus- gangskanäle 139. Sobald der Computer die Polarität der Prüfungsanregungssignale oder Rechteckssignale hergestellt hat, wird die dies anzeigende Ausgangsgröße an den Eingang eines Rechteckgenerators 183 geliefert, der eine Rochtoekimpulsfolge erzeugt und das Ausgangssignal an einen Knotenpunkt 184 liefert, der die Rechteckimpulse über eine Leitung 186 an den Tast-Speicher-Prüfling 187 anschließt.

Wenn das Schieberegister 171 ein Signal aus seinemAusgang Q ausgibt, veranlasst die Schaltung * zum wählen der Haltepolarität im Block 188, die nachstehend einfach als HPS-Schaltung bezeichnet wird und vom Rechner über den Bus 168 Wählbefehle für die Haltepolarität , sogenannte HPS-Befehle, empfängt, gleichzeitig die Ausgäbe eines Signals aus der HPS-Schaltung 188 an den Ausgangsknotenpunkt 189. Das Signal am Knotenpunkt 189 gelangt über eine Leitung 191 an einen Eingang eines nachstehend beschriebenen Haltekomparators 680 , und das Signal am Knotenpunkt 189 ist über die Leitung 192 an den Haltebefehl seingang HC des Tastspeicher-Prüflings

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angeschlossen. Das Ausgangssignal des Tastspeicherverstärker-Prüflings S/H 187 gelangt über eine Leitung 197 an einen Eingang der nachstehend beschriebenen Komparator-Integrator-Ausgangsschleife 195, während eine mit einem Fehlerprüfknotenpunkt verbundene Leitung 198 zu der nach-' stehend beschriebenen Komparator-Integrator-Fehlersignalschleife 194 führt.

Die Komparator-Integratorschleifen 193, 194 und 195 arbeiten in der oben beschriebenen Weise, und sobald der Gleichgewichtszustand erreicht ist und die Shcleife einschwingt, wird der integrierte analoge Endwert an einen Eingang einer analogen Multiplexerschaltung 201 geliefert, der unter Befehlen , die er über den Bus 168 vom Rechner 169 erhält, das ausgewählte Endsignal über die Leitung 202 an den Eingang eines programmierbaren Voltmeters abgibt, das eine Analog-Digital-Wandlung durchführt und das digitale Äquivalent des endgültigen Signalwertes über den IEEE 488 Instrumentenbus 204 an den Digitalrechner liefert.

Bei der bevorzugten Ausführungsform der Erfindung handelt es sich bei den Rechnern 163 und 164 um gebräuchliche 4-Bit-Zähler, z.B. Zähler vom Typ 74LS163, die von der Firma Texas Instruments, Inc., Dallas ,Texas hergestellt werden. Jeder der 4-Bit-Zähler 164 ist ein synchroner, voreinstellbarer Zähler, der für die Verwendung in mit hoher Geschwindigkeit zählenden Einrichtungen mit einem internen carry / versehen ist, und jeder Zähler ist ein 4-Bit-Binärzähler. Der synchrone Betrieb wird erreicht, indem alle Flip-Flops gleichzeitig getastet werden, so daß der Wechsel der Ausgänge untereinander koninzident ist, wenn eine diesbezügliche Information durch die Zählfreigabeeingänge und internen Gatter vorliegt. Diese Arbeitsweise eleminiert die Zählspitzen am Ausgang, die asynchronen Zählern gewöhnlich oigon r>ind. Ein gepufferter

/ look-ahead -41-

Takteingang triggert die vier Flip-Flops an der ansteigenden oder ins Positive gehenden Flanke der am Takteingang anliegenden Kurvenform, und die Zähler sind voll programmierbar, so daß ihre Ausgänge auf jedes Niveau voreingestellt werden können.

Bei der bevorzugten Ausführungsform der Erfindung besteht jeder der Größen-Komparatoren 165 und 166 aus einem gebräuchlichen 4-Bit-Größenkomparator, z.B. demjenigen der unter der Bezeichnung 74LS85 von der Firma Texas Instruments, Inc. , Dallas,Texas hergestellt wird. Diese Komparatoren führen den Vergleich von linearen Binär-Codes und linearen BCD-Codes durch,und es werden drei voll kodierte Entscheidungen über zwei 4-Bit-Wörter getroffen, die an drei separaten Ausgängen extern verfügbar sind.

Die 8-Bit-Verzögerungsleitung 172, das Flip-Flop 168 vom D-Typ , die Speicherkomparatoren und die Operationsverstärker, die in den Komparator-Integrator-Schleifen 193, 194 und 195 benutzt werden, und der Speicherkomparator im Haltekomparator des nachstehend beschriebenen Blocks 196 sind mit den früher benutzten identisch. Des weiteren können das programmierbare Voltmeter , das für die Analog-¹ Digital-Umwandlung benutzt wird, der Bus, Parallel- und oder Serienteile, und der digitale Rechner' mit den vorher beschriebenen identisch sein. Das Verschieberegister 171 kann ein gebräuchliches 8-Bit-Serienverschieberegister mit Parallelausgang sein, wie es beispielsweise von der Firma Texas Instruments, Inc., Dallas , Texas unter der Bezeichnung 74LS164 hergestellt wird. Das Verschieberegister 171 ist ein Verschieberegister mit 8 Bit, das vorgesteuerte Serieneingänge und einen asynchronen Löscheingang aufweist. Die torgesteuerten Serieneingänge gestatten eine vollständige Steuerung einkommender Daten, z.B. ein LOW an dem einen oder anderen oder an beiden

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Eingängen, verhindern den Eintritt neuer Daten und stellen das erste Flip-Flop beim nächsten Taktimpuls auf das "LOW"-Niveau zurück. Ein Eingangssignal vom Niveau HIGH gibt den anderen Eingang frei, der dann den Zustand des ersten Flip-Flop bestimmt. Daten an den Serieneingängen können geändert werden, während der DAC "HIGH" oder "LOW" ist, aber nur Information, welche die "setup" -Voraussetzungen erfüllt, kann eingegeben werden. Die Tastung findet am Niveauübergang von "LOW" nach "HIGH" des Takteingangs statt, und alle Eingänge sind mit Dioden entkoppelt, um Störeffekte durch Übertragungsleitungen zu minimieren.

Bei dem Analogmultiplexer 201 der Fig. 11 kann es sich schließlich um einen MPC-8S CMOS-Analogmultiplexer handeln,

j5 der von der Firma Burr-Brown Corporation, Tucson,Arizona hergestellt wird. Dieser ist ein unsymmetrischer, monolithischer , Analogmultiplexer mit acht Kanälen, wobei die digitalen Eingänge und die analogen Eingänqe gegen Überspannuq qeschützt sind, die die Stromversorgung übersteigen. Diese CMOS-Einrichtungen haben eine unabhängige binäre Kanaladressendekodieruhg und sind mit logischen DTL-, TTL-, oder CMOS-Pegeln oder-Niveaus kompatibel.

Vor der detaillierten Beschreibung der Schaltbilder der Figuren 12, 13, 14 und 15 wird kurz zusammengefasst die Arbeitsweise des Tastspeicher-Prüfers gemäß dem Blockschaltbild nach Fig. 11 erläutert. Der Tast/Speicher-Prüfer überschreitet bei weitem die Fähigkeiten und Möglichkeiten des oben beschrieben grundsätzlichen Digitalisie-OQ rers, in dem drei getrennte Komparator-Integrator-Schleifen benutzt werden, und zwar je eine für den Eingang, den Ausgang und das Verstärkerfehlersignal (Summenpunkt für Fehlersignal). Ein vierter Speicherkcmparator ohne Integrator wird dafür benützt, die richtige Zeit der Übergänge "Halten-Abtasten" und "Abtasten-Halten " am Haltebefehls-

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eingang des Prüflings zu bestimmen.

Alle Komparatoren werden gleichzeitig durch die variable Verzögerungsschaltung getastet, die in Stufen von 1 Nano-Sekunde von 0 bis 64 Mikrosekunden programmierbar ist. Der exabte Wert der Verzögerung wird dadurch eingestellt, daß ein 16-Bit umfassendes Steuerwort an einen der Parallelausgänge oder flusgangskanäle des Rechners angelegt wird. Die Zeitschaltung benutzt einen kristallgesteuerten Takt-IQ geber von 4 MHz , damit 256 "grobe" Verzögerungssignale von 0 bis 63,75 Mikrosekunden erhalten werden können. Das Taktsignal schaltet einen Binärzähler von 8 Bit alle 250 Nanosekunden weiter. Der Zählerwert wird kontinuierlich mit den oberen 8 Bits des "Verzögerungswahl"-Wortes aus dem Computer verglichen. Wenn die beiden Zahlen gleich sind, geht der Ausgang des 8-Bit-Größen-Komparators in den Zustand "HIGH". Die ansteigende Flanke wird durch die Verzögerungsleitung von 0 bis 255 Nanosekunden geschickt, wodurch der von den unteren 8 Bits des 16-Bit-Steuerwortes 2Q gewählte "feine" Verzögerungswert hinzukommt. Das Verzögerunqssignal wird dann durch eine Differenzier/Pegelverschiebe-Schaltung ähnlich derjenigen, die vorher für die DAC-Prüfanordnung beschrieben worden ist, in den Komparatorabtastimpuls umgewandelt.

Das die Prüfung anregende Signal-"test stimulus signal"-wird dadurch erzeugt, daß die 4 MHZ betragende Taktfrequenz durch 256 dividiert wird, woraus sich eine Recht eckwelle mit einer Periode von 64 Mikrosekunden ergibt.

OQ Der Abtast-Speicher-Prüfling selbst wird mittels eines schnell einschwingenden Rechteckgenerators betrieben, der TTL-Pegei in + oder -5 Volt umwandelt. Der Generator kann in solcher Weise programmgesteuert werden, daß er dem Anregungssignal folgt, dieses invertiert, oder igno-

Qc riert. rm letzteren Falle kann der Generatorausgang auf

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+5 Volt Gleichspannung zur Beobachtung des endgültigen wertes fixiert werden.

Das TT-HaItebefehlssignal ist in der gleichen Weise steuerbar wie der Ausgang des Rechteckgenerators , mit der Ausnahme, daß es mittels eines Verschieberegisters 171 um 500 Nanosekunden verzögert wird. Durch unabhängige Steuerung der Polaritäten des Rechteckgenerators und des Haltabefehlssignales kann der Tester für die Messung vieler Schaltungsparameter und -Zustände eingerichtet werden.

Für die Messung der Übernahmezeit wird die bekannte Methode des 'Pehlersummierungspunktes" angewendet. Da diese Technik das Fehlersignal des internen Verstärkers in der Tastprüfeinrichtung liefert, kompensiert sie automatisch langsame Einschwing-"Schwänze" im Signalgenerator. Dies ist bequem, weil der Tast/Speicher-Prüfling 187 auf dem Prinzip eines invertierenden Verstärkers aufbaut. Es sei jedoch bemerkt, daß nicht-invertierende Verstärker ^und Tastspeichereinrichtungen ebenso genau gemessen werden können, indem sowohl das Eingangssignal als auch das Ausgangssignal digitalisiert wird. In diesem Falle würden Software-Berechnungen jegliche Unzulänglichkeiten im Testsignalgenerator kompensieren.

Die Übernahmezeit, das Einschwingen von "Tasten" zu "Halten" und die Öffnungszeitverzögerung werden bezüglich der Zeit des Haltebefehlsübergangs definiert. Aus diesem Grunde wird das Haltebefehlsignal an einen Speicherkomparator 196 geliefert, dessen Referenzeingang an einer 1,4 Volt Referenzspannung, der TTL-Schaltschwelle, liegt. Das Voltmeter liest den Komparatorausgang direkt, und es ist kein Integrator nötig, weil die Gestalt oder der Verlauf der Kurvenform nicht kritisch ist.

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Bei der Suche der exafcten Zeit des Signalübergangs oder Signalsprungs arbeitet der Rechner nach dem Prinzip der "sukzessiven Annäherung". Zunächst wird der Komparator zu einem bestimmten Zeitpunkt getastet und sein Ausgang digitalisiert. Als nächstes wird ein anderer Zeitpunkt gewählt. Wenn der Komparatorausgang schaltet, versucht der Rechner einen in der Mitte zwischen den beiden ersten Werten liegenden Wert. Der Prozess geht weiter, bis der Schaltzeitpunkt gefunden ist, und alle weiteren Messungen werden auf diesen Wert bezogen.

Die Fig. 13 zeigt den Taktgeber 162 der Fig. 11, der hier einen kristall- oder quarzgesteuerten Oszillator 206 aufweist, dessen Ausgangssignal an den Takteingang eines Flip-Flops 205 geliefert wird. Der D-Eingang ist direkt mit dem invertierenden Ausgang Q verbunden, während der Löscheingang und der voreinstell- oder Preseteingang direkt an eine Spannungsquelle von +5 Volt angeschlossen sind. Der nicht-invertierende Ausgang Q liefert die Taktsignale an die Schaltung gemäß Fig. 12 zwecks Verwendung in der nachstehend beschriebenen Weise„

Zu der Schaltungsanordnung nach Fig. 12 kommen die Tastsignale vom Taktausgang der Schaltung nach Fig. 13 über die Leitung 207 an. Die Leitung 207 liefert die Taktsignale an die Takteingänge eines ersten und eines zweiten binären Zählers 163 bzw. 164 mit jeweils 8 Bit. Die Zähler zählen die Taktimpulse, und das Zählergebnis stellt sich als binäres Wort von 4 Bit an jedem der vier Ausgänge der Zähler dar. Diese Ausgangsgrößen werden direkt an vier korrespondierende Eingänge der Größen-Komparatoren 165 bzw. 166 geliefert. Die Größen-Komparatoren sind so programmiert, daß sie die oberen 8 Bits eines programmgesteuerten Verzögerungswortes von 16 Bit über das Wider-Htands-Anschlußnetzwerk und korrespondierende Eingänge

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empfangen. Die Größen-Komparatoren vergleichen kontinuierlich das von dem Rechner an seinem ersten Satz von Eingängen präsentierte Befehlswort mit dem Zählerstand in den 4-Bit-Binärzählern 163 bzw. 164 , und wenn die Werte gleich sind, erzeugt der Größen-Komparator 166 ein Ausgangssignal am Gleichheitsausgang , das über die Leitung 211 an den D-Eingang eines Flip-Flops 168 vom D-Typ gelangt.

Der Takteingang des Flip-Flop 168 empfängt die Taktimpulse van Taktgeber 162 über die Leitung 207, und der Voreinstelleingang und der Löscheingang des D-Flip-Flops 168 sind beide gemeinsam an eine Spannungsquelle von +5 Volt angeschlossen. Der Q-Ausgang des Flip-Flops 168 liefert auf der Leitung 214 ein Ausgangssignal an den Eingang einer Verzögerungsleitung 172 von 8 Bit. Die Verzögerungsleitung 172 ist mit den unteren 8 Bits des 16 Bit umfassenden Verzögerungswählwortes des Rechners vorprogrammiert und führt die nötige "Fein"-Einstellung des Verzögerungssignals durch. Die Ausgangsgröße der 8-Bit-Verzögerungsleitung 172 wird über die Leitung'. 180 an die Abtastimpulsgeneratorschaltung gemäß Fig. 13 geliefert.

Wenn der zweite 4-Bit-Rechner 164 ein Zählergebnis erreicht, das den wert am Ausgang Q ändert,, überträgt die Leitung 215 das Signal sowohl zum Α-Eingang als auch zum B-Eingang des Verschieberegisters 171. Der Löscheingang zum Verschieberegister 171 ist direkt an eine Spannungsquelle von +5 Volt angeschlossen, und wenn das Q -Signal OQ den Zustand ändert, wird ein Signal zum Eingang eines von Hand einstellbaren Verzögerungsnetzwerkes 216 ausgegeben, das eine Vielzahl von in Serie geschalteten invertierenden Gattern aufweist, deren Zahl wählbar ist, damit die auf der Leitung 217 gegebene Ausgangsverzögerung gegg steuert werden kann. In ähnlicher Weise wird, wenn das

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Q_n" Aüsqanq.ssignal des Verschieberegisters 171 den Zustand ändert, ein Ausgangssignal über die Leitung 218 an die HPS-Schaltung 188 der Fig. 13 abgegeben.

Die Fig. 13 zeigt eine Abtastimpulsgeneratorschaltung und eine Pegelverschiebeschaltung 174. Die Generatorschaltung 173 für den Abtastimpuls empfängt über die Leitung 180 ein Ausgangssignal von der 8-Bit-Verzögerungsleitung 172 , das an einen Eingangsknotenpunkt 219 gelangt. Der Knotenpunkt 219 liefert das Signal an einen Eingang eines logischen NAND-Gatters 220 mit zwei Eingängen, dessen zweiter Eingang über eine Kapazität 223 an Masse angeschlossen ist. Das Signal am Knotenpunkt 219 gelangt auch zu dem Eingang eines Inverters 221, dessen Ausgang direkt

IQ mit dem zweiten Eingang des NAND-Gatters 220 verbunden ist. Der Ausgang des NAND-Gatters 220 ist mit dem Eingang eines Inverters 224 verbunden, dessen Ausgang einen relativ schmalen Impuls liefert, welcher an den Eingangsknotenpunkt der pull down-Schaltung 174 gelangt. Der Knotenpunkt ISO liegt über einen Widerstand 175 an einer Spannungsquelle von +5 Volt und über einen Widerstand 176 an einer Ausgangsleitung 169. Die Ausgangsleitung 169 ist an einen Eingang der nachstehend beschriebenen Schaltung gemäß fig. 14 angeschlossen und hat die Aufgabe, Komparatorabtastsignale an den Freigabe- oder Speicherübernahmeeingang eines jeden Speicherkomparators der Fig. 14 zu liefern.

Die Polaritätswählschaltung des Blockes 182 in Fig. 13 OQ weist ein erstes logisches NAND-Gatter 224 mit drei Eingängen auf, ferner ein erstes , ein zweites und ein drittes NAND-Gatter 225 bzw. 226 bzw. 227 mit je zwei Eingängen, und zwei Inverter 228 und 229. Ein erstes Eingangssignal des Rechteckwellen-Polaritätswählnetzwerkes O₅ 182 wird von dem Digitalrechner 169 her über ein ge-

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bräuchliches bekanntes Anschlußwiderstandsnetzwerk 209 empfangen und über die Leitung 232 zu dem Eingangsknotenpunkt 233 geleitet. Der Knotenpunkt 233 liefert das Befehlssignal des Rechners an einen ersten Eingang des NAND-Gatters 225. Das gleiche Signal gelangt vom Knotenpunkt 233 zum Knotenpunkt 236 und von da zu den ersten Eingängen der NAND-Gatter 226 und 227. Das verzögerte Signal vom ausgang Q des Verschieberegisters 121 der Fig. 12 wird über die Leitung 217 an den Eingangsknotenpunkt 200 geliefert. Vom Knotenpunkt 200 gelangt das verzögerte Signal an den zweiten Eingang des NAND-Gatters 225 und an den Eingang des Inverters 228, dessen Ausgang das invertierte Signal an den zweiten Eingang des NAND-Gatters 226 liefert. Der zweite Eingang des NAND-Gatters 227 empfängt das Befehlssignal des Rechners über das Anschlußnetzwerk 209 direkt, und die Ausgänge der einzelnen NAND-Gatter 225, 226 und 227 sind jeweils mit dem ersten, zweiten, und dritten Eingang des NAND-Gatters 224 verbunden. Der Ausgang des NAND-Gatters 224 steht mit dem Eingang eines Inverters 229 in Verbindung, dessen Ausgang das Generatoreingangssignal "GENIN" über die Leitung 231 an die nachstehend beschriebene Rechteckwellengeneratorschaltung der Fig. 15 schickt.

Die Fig. 15 zeigt einen Rechteckwellengene'rator, der bei dem Prüfsystem gemäß der Erfindung verwendet werden kann. Das GENIN-Signal gelangt über die Leitung 2 31 an einen Anschluß eines Widerstandes 236 dessen anderer Anschluß mit der Basis eines pnp-Transistors 237 verbunden ist, dessen Kollektor direkt an einer Spannungsquelle von -15 Volt liegt. Der Emitter des pnp-Transistors 237 ist mit dem Knotenpunkt 238 verbunden, über den er mit dem Emitter eines zweiten pnp-Transistors 239 gekoppelt ist. Der Kollektor des Transistors 239 steht direkt mit einem Knotenpunkt 241 in Verbindung, der über einen Widerstand

.in d i ο Sp.innuncisqucl 1 (^ von -I¹"' Volt .·ιπ«η^λπ«Ίι1 osppii ist. Der Knotenpunkt ,MH 1 1 *--ij L Übet einen Wf der ti Land 243 an ·...-■ j ner Spannungsquelle von +15 Volt.

Die Basis des Transistors 239 ist über einen Widerstand 244 an einen Ausgangsknotenpunkt 245 angeschlossen. Der Knotenpunkt 245 ist mit der Anode einer Diode 246 verbunden, deren Kathode direkt an einem Knotenpunkt 247 liegt. Der Knotenpunkt 247 ist an die Anode einer zweiten Diode

IQ 248 angeschlossen, dessen Kathode direkt mit Masse verbunden ist. Der Knotenpunkt 247 ist auch mit der Basis eines pnp-Transistors 249 verbunden, dessen Kollektor direkt an die Spannungsquelle von -15 Volt angeschlossen ist und dessen Emitter mit der Kathode einer Diode 265 verbunden

^g ist. Die Anode der Diode 265 ist direkt mit einem Knotenpunkt 266 verbunden, der über eine Kapazität 264 an einen Knotenpunkt 263 angeschlossen ist. Der Knotenpunkt 266 steht auch mit der Anode einer Zener-Diode 267 in Verbindung, deren Kathode an die Kathode einer Diode 268 an-

2Q geschlossen ist, deren Anode an dem Knotenpunkt 263 liegt. Der Knotenpunkt 266 steht'des weiteren mit dem Kollektor eines npn-Transistors 273 in Verbindung, dessen Emitter mit der Spannungsquelle von -15 Volt verbunden ist und dessen Basis direkt an den Knotenpunkt 241 angeschlossen ^ist*

Der Knotenpunkt 245 steht über einen Widerstand 251 mit einem Knotenpunkt 2 52 in Verbindung, der an die Anode einer Zener-Diode 253 angeschlossen ist, deren Kathode an einer Spannungsquelle von +15 Volt liegt. Der Knotenpunkt 252 ist auch über einen Widerstand 254 mit einem Knotenpunkt 255 verbunden, der über eine Kapazität 256 an die Spannungsquelle von +15 Volt angeschlossen ist. Der Knotenpunkt 255 steht auch mit der Kathode einer Diode 257 in Verbindung, deren Anode an die Spannungsquelle von +15 Volt angeschlossen ist, und er ist des weiteren über

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einen Widerstand 258 an einen pnp-Transistor 259 angeschlossen. Der Kollektor des Transistors 259 steht direkt mit dem Knotenpunkt 263 in Verbindung, und der Emitter des Transistors 259 ist über eine Parallelschaltung aus einem Widerstand 261 und einer Kapazität 262 an die Spannungsquelle von +15 Volt angeschlossen.

Der Knotenpunkt 263 ist direkt mit dem Knotenpunkt 274 verbunden, der wiederum an die Basis eines npn-Transistors

IQ 269 angeschlossen ist, dessen Kollektor direkt an der Spannungsquelle von +15 Volt liegt. Über den Knotenpunkt 274 sind auch die Basen des npn-Transistors 269 und eines zweiten pnp-Transistors 271 verbunden, dessen Kollektor direkt an die Spannungsquelle von -15 Volt angeschlossen

!5 ist. Der Emitter des Transistors 269 ist direkt mit den Emittern des Transistors 271 verbunden, wobei die Verbindung über den Knotenpunkt 270 geht. Der Knotenpunkt 270 ist über die Leitung 279 mit einem Knotenpunkt 272 verbunden. Der Knotenpunkt 272 ist über einen Widerstand

2Q an den Ausgang eines handelsüblichen Spannungsreglers angeschlossen, dessen Eingang an der Spannungsquelle von +15 Volt liegt. Die geregelte Ausgangsspannung ist zum einen an eine Spannungsquelle von +5 Volt und zum anderen über eine Kapazität 283 mit Masse verbunden. Der Knotenpunkt 272 steht des weiteren mit dem Gate-Anschluß eines FET-Transistors 284 mit p-Kanal in Verbindung, dessen Source-Elektrode direkt an die Spannungsquelle von 5 Volt und über die Kapazität 283 an Masse angeschlossen ist, und dessen Drain-Elektrode mit dem gemeinsamen Knotenpunkt

_OA 285 verbunden ist.

Der Knotenpunkt 266 ist auch mit einem Knotenpunkt 27 5 verbunden, über den die Basis eines npn-Transistors 276 und die Basis eines pnp-Transistors 277 miteinander gekoppelt sind. Der Kollektor des Transistors 276 ist direkt

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mil: dor Spannungsquelle von +15 Volt verbunden und der Kollektor des zweiten Transistors 77 liegt direkt an der Spannungsquelle von -15 Volt. Der Emitter des Transistors 276 ist direkt mit dem Emitter des Transistors 277 gekoppelt, wobei die Verbindung über den Knotenpunkt 278 geht. Der Knotenpunkt 278 ist direkt mit einem Knotenpunkt 287 verbunden, der über einen Widerstand 289 mit dem Ausgang eines handelsüblichen Spannungsreglers 291 verbunden ist, dessen Eingang an die Spannungsquelle von -15 Volt direkt angeschlossen ist. Der Ausgang des Spannungsreglers ist auch an eine Spannungsquelle von -5 Volt und über eine Kapazität 292 an Masse angeschlossen. Der Knotenpunkt steht des weiteren direkt mit dem Gate-Anschluß eines Feld-Effekt (FET)-Transistors 288/n-Kanal in Verbindung, dessen Drain-Elektrode über die Kapazität 292 an Masse liegt, und dessen Source-Elektrode an den gemeinsamen Ausgangsknotenpunkt 285 angeschlossen ist, so daß entweder ein Rechtecksignal mit einem Niveau von +5 Volt oder ein Rechtecksignal mit einem Niveau von -5 Volt über die Leitung 286 an eine schaltende Schaltungsanordnung 199 geliefert wird, die dem Tast/Halte-Prüfling 187 der Fig. zugeordnet ist. Die Rechteckwellengeneratorschaltung der Fig. 15 zeigt ein relativ übliches Betriebsverhalten, so daß eine kurze Funktionsbeschreibung genügt. Die Eingangsleitung 231 liefert ein logisches Signal auf TTL-Niveau in das aus den pnp-Transistoren 237 und 239 bestehende Differenz-Transistorenpaar. Der Transistor 259 bildet zusammen mit den Widerständen 254, 258, 261, 921 den Kapazitäten 256, 262 und der Diode 257 eine Stromquelle.

QQ Der Transistor 249 und die zugehörigen Dioden bilden einen clamp (Begrenzer)_; der die Stromquelle vor Sättigung schützt. Die Zenerdiode 267 und die Diode 68 bilden einen Spannungsabfall von 10-7 Volt, und das erste Transistorpaar aus den Transistoren 269, 271 entgegengesetzter Po-

gg larität und das zweite Transistorpaar aus den Transistoren /⁺ mit

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276 und 277 entgegengesetzter Polarität bilden Puffer zum Betreiben der Eingangskapazität der korrespondierenden FETs 284, 288 von entgegengesetzter Polarität. Wann immer die beiden Differenz-Transistoren 237, 239 den Transistor 273 einschalten, hält das Puffertransistorenpaar 276, 277 den FET 288 im Zustand "aus", während das Puffer-Transistorenpaar 269 und 271 den FET 284 in den "ein" Zustand treibt, so daß am Ausgangsknotenpunkt 285 eine Ausgangsspannung von +5 Volt erscheint. Wenn andererseits der Transistor 273 durch das Eingangssignal ausgeschaltet wird, hält das Puffer-Transistorpaar 269, 271 den FET 284 im Zustand "aus", während das Puffer-Transistorenpaar 276, 277 den FET 288 in den "ein"-Zustand treibt, so daß an dem Knotenpunkt 285 ein Signal von -5 Volt erscheint, woraus sich ein Rechteckwellen-Ausgangssignal ergibt.

Das auf der Leitung 286 vorhandene Rechteckwellen-Ausgangssignal des Generators liegt an einem Knotenpunkt 294 der Schaltung gemäß Fig. 13 an. Der Knotenpunkt 294 ist an einen Kontakt 295 angeschlossen, der an einem beweglichen, relaisbetätigten Kontaktarm 296 des Schalters 297 im Ruhezustand geschlossen ist. Der Schalter 297 enthält auch einen im Ruhezustand offenen beweglichen Schaltkontakt, der im Bedarfsfalle auf den Schaltkontakt 309 "Puffer aus" geschlossen werden kann. Der Ausgang des Schalters 297 ist direkt mit einem Kontakt 298 verbunden. Bei einem zweiten, relaisbetätigten Doppelschalter ist dessen beweglicher Kontaktarm 299 im Ruhezustand auf den Kontakt

on 298 geschlossen, um einen Strompfad über den Schalterteil

301 zu einem Knotenpunkt 302 zu schließen. Der Knotenpunkt

302 ist direkt mit dem Analogeingang A des Tastspeicheroder Tasthalte-Prüflings (sample and hold circuit under test) 187 verbunden.

* Ein Kontakt 305a ist direkt mit Masse verbunden und tritt mit dem zweiten beweglichen Kontaktarm des Kontaktarmpaares 301 in Kontakt, wenn dieser von dem Relais betätigt wird. Das Relais weist einen Transformatorkern 304, eine Spule 305 und eine Diode 306 auf, das mit seiner Anode an ein Ende der Spule 305 und mit seiner Kathode an das andere Ende der Spule und gleichzeitig an die Spannungsquelle von 5 Volt angeschlossen ist. Die Anode der Diode 306 ist über eine Leitung 227 mit dem Kollektor eines npn-Transistors 328 verbunden, dessen Emitter an Masse liegt. Die Basis des Transistors 328 ist einerseits über einen Widerstand 331 mit Masse und andererseits mit der Kathode einer Diode 332 verbunden, deren Anode über eine Leitung 338 mit einem modifizierten Anschlußsystem 333 verbunden ist, das eine Eingangsleitung 334, einen Knotenpunkt 335 und einen Widerstand 336 umfaßt, wobei die Widerstände gemeinsam über eine Leitung 337 an die Spannungsquelle von 5 Volt angeschlossen sind. Nachstehend worden die Anschlußsysteme einfach als Eingänge 333 oder dergleichen bezeichnet, die vom Digitalrechner 169 beaufschlagt werden. ■

Das Schaltnetzwerk 199 der Fig. 13 weist des weiteren einen im Ruhezustand nicht leitenden Kontakt 311 auf, der gegenüber einem im Ruhezustand geöffneten 'beweglichen Schaltarm 313 angeordnet ist. Ein zweiter beweglicher Kontaktarm ist mit 315 bezeichnet, die Verbindung 313 zwischen den beiden Kontaktarmen 315 und 312 ist direkt an den Eingang "Puffer Ein" des Tastspeicher-Prüflings S/H 187 angeschlossen. Die Schaltung weist auch einen Kern 317, eine Spule 318 und eine Diode 319 auf, deren Anode an eine Klemme der Spule 318 und deren Kathode an das andere Ende der Spule 318 und an eine Spannungsquelle von +5 Volt angeschlossen ist. Über das Anschlußnetzwerk 333 und die Leitung 326 gelangt ein Eingangsbefehl des Rechners zu

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der Anode einer Diode 325, deren Kathode an einen Knotenpunkt 323 angeschlossen ist. Der Knotenpunkt 323 liegt über einen Widerstand 324 an Masse, und er ist mit der Basis eines npn-Transistors 322 verbunden, dessen Emitter δ mit Masse verbunden ist und deinen Kollektor über eine Leitung 321 mit der Anode der Diode 319 verbunden ist, um, wie oben beschrieben, den Betrieb der relaisgesteuerten Schalteinrichtung zusammen mit dem Leitzustand des Transistors 328 zu steuern. Die Stellung der Schalteinrichtung bestimmt, ob der Prüfling 187 das Ausgangssignal des Rechteckwellengenerators am Analogeingang empfängt oder nicht, und zwar abhängig von den Rechnerbefehlen. Die Leitung 308 vom Signaleingang des Komparators 401 der Fig. 14 ist direkt an den A Knotenpunkt 302 angeschlossen.

Die Schaltung 188 "Haltepolarität-Wählen" der Fig. 13 weist ein erstes, ein zweites und ein drittes logisches NAND-Gatter 339 bzw. 341 bzw. 342 auf, von denen jedes zwei Eingänge und einen Ausgang hat. Das durch das Verschieberegister verzögerte Ausgangssignal , das vom Ausgang QD über die Leitung 218 in Fig. 12 ankommt, wird über die Leitung 218 in Fig. 13 an den Eingang eines Inverters 343 geleitet, dessen Ausgang direkt mit einem Eingang des NAND-Gatters 341 verbunden ist. Das Signal auf der Leitung 218 gelangt auch direkt zum ersten Eingang des NAND-Gatters 342. Zu dem zweiten Eingang des NAND-Gatters 341 gelangt direkt ein Steuerbefehl des Rechners, und ein zweites Steuersignal des Rechners gelangt über die Leitung 344 an den zweiten Eingang des NAND-Gatters 342. Der Ausgang des NAND-Gatters 341 ist mit einem Eingang des NAND-Gatters 359 verbunden und der Ausgang des NAND-Gatters 342 ist an den zweiten Eingang des NAND-Gatters 339 angeschlossen. Der Ausgang des NAND_Gatters 339 ist mit dem Eingang eines Inverters 345 verbun-

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den, dessen Ausgang das computergesteuerte S/H-Wählsignal über die Leitung 346 an die nachstehend beschriebene Schaltung gemäß Fig. 14 und über die Leitung 347 an den Halte-Eingang des S/H-Prüflings 187 liefert. 5

Die Schaltung gemäß Fig. 13 weist auch eine LED-Anzeigeschaltung 349 auf. Ein erster Rechnerbefehlseingang ist über die Leitung 351 an den Eingang des Inverters 352 angeschlossen, dessen Ausgang über einen Widerstand mit der Kathode eines LED 354 verbunden ist, dessen Anode direkt an einer Spannungsquelle von +5 Volt liegt. Das LED 343 wird aktiviert und sendet Licht aus, wenn der Betriebszustand "bereit" gegeben ist.

Ein zweiter Rechnerbefehlseingang ist über eine Leitung 355 mit dem Eingang eines Inverters 356 verbunden, dessen Ausgang über einen Widerstand 357 mit der Kathode einer lichtemittierenden Diode 358 verbunden ist, deren Anode an die Spannungsquelle von +5 Volt angeschlossen ist.

Das LED 358 wird aktiviert und sendet Licht aus, wenn der Betriebszustand "besetzt" vorliegt. Ein drittes Rechnerbefehlssignal gelangt über eine Leitung 359 an den Eingang eines Inverters 361 , dessen Ausgang über einen Widerstand 362 mit der Kathodr eines dritten LED 363 verbunden ist, dessen Anode an die Spannungsquelle von +5 Volt angeschlossen ist. Das LED 363 wird aktiviert und sendet Licht aus, wenn der Zustand "Durchlassen" (pass) vorliegt. Ein vierter Rechnerbefehl gelangt schließlich von dem Anschlußnetzwerk 204 über eine Leitung 364 _zu dem Eingang eines Inverters 365 , dessen Ausgang über einen Widerstand 366 mit der Kathode eines LED 36 7 verbunden ist, dessen Anode an die Spannungsquelle von +5 Volt angeschlossen ist. Das LED 367 wird aktiviert und sendet Licht aus, wenn ein Zustand "Fehlerhaft" entdeckt

S^ worden ist.

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Die Leitung 293 empfängt und liefert ein allgemeines Steuersignal oder allgemeine Steuersignale, die für andere Zwecke als die erörterten herangezogen werden können. Die Schaltung der Fig. 13 weist auch ein System "Prüfung starten" 368 auf. Dieses System besitzt einen mit Masse verbundenen Kontakt 369 und einen zweiten , direkt mit einem Knotenpunkt 372 verbundenen Kontakt auf, wobei über den beiden Kontakten ein i,m Ruhezustand in Öffnungsstellung befindlicher Kontaktschließer 371 angeordnet ist, mit dem die Kontakte zum Schließen eines Strompfades zwischen Masse und dem Knotenpunkt 372 schließbar sind. Der Knotenpunkt 372 ist des weiteren über eine Kapazität 373 mit Masse und über einen Widerstand 374 mit der Spannungsquelle von +5 Volt verbunden. Ferner steht der Knotenpunkt 37 2 mit dem Eingang eines Schmitt-Triggers 375 in Verbindung, dessen Ausgang über eine Leitung 376 an das oben beschriebene Rechnersystem angeschlossen ist. Die Fig. 13 zeigt auch einen nachstehend näher erörterten Analogmultiplexer 301 mit vier Eingängen, die von der Schaltung gemäß Fig. 14 herangeführt sind, und einem Ausgang, der über eine Leitung 202 mit dem oben beschriebenen programmierbaren Voltmeter 203 der Fig. 11 verbunden ist, damit eine Analog-Digital-Umwandlung stattfindet und der digitale Wert zwecks Speicherung, Verarbeitung und Analyse an den Rechner übermittelt wird. Über' eine Leitung 381 gelangt ein erster Rechnerbefehl an den Analogmultiplexer, während ein zweiter Befehl über eine Leitung 382 einen zweiten Eingang des Multiplexers 201 erreicht, damit dessen Arbeitsweise durch im Rechner erzeugte Befehle gesteuert wird.

Nachstehend wird die Schaltung gemäß Fig. 14 beschrieben. Diese Schaltung weist eine erste, eine zweite und eine dritte Komparator-Integrator-Schleife auf, die untereinander und mit der oben in Verbindung mit dem DAC-Prüf-

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system beschriebenen Koinparator-Integrator-Schleife im wesentlichen identisch sind und im wesentlichen in gleicher Weise wie dieser arbeiten. Die Arbeitsweise der Schleifen in Fig. 14 wird daher nur kurz beschrieben.

Die erste Komparator-Integrator-Schleife trägt die Bezeichnung "Eingang" und weist einen Speicherkomparator 401 auf. Die Eingangs-Kurvenform gelangt über eine Leitung 308 von dem Widerstandsnetzwerk, das die Signaleingänge

jQ der Speicherkomparatoren 501 und 601 verbindet, über einen Widerstand 402 an den nicht-invertierenden Signaleingang des Komparators 401. Dieser nicht-invertierende Eingang ist über einenwiderstand 403 auch an Masse angeschlossen. Der invertierende Eingang des Speicherkomparators 401

,_F kann, wie durch die gestrichelte Leitung 406 angedeutet, über eine Kapazität 405 mit Masse verbunden sein, dieser Anschluß kann aber auch fehlen. Der Speicherkomparator 401 weist einen Komparatortastknotenpunkt 407 auf, der die Komparatorabtastsignale über eine Leitung 169 vom Aus-

„_n gang der Schaltungen der Blöcke 173 bzw. 174 empfängt. Der Knotenpunkt 407 steht auch über einen Widerstand 408 mit einer Spannungsquelle -V__{Q p} in Verbindung.

Der invertierende Ausgang des Speicherkomparators 401 ist oc über einen Knotenpunkt 410 mit dem Eingang,eines modifizierten T-FiIternetzwerkes 409 verbunden, welches ein Vorfilter und einen Widerstand aufweist. Der Knotenpunkt 410 ist: über einen Widerstand 411 an einen Knotenpunkt angeschlossen. Der Knotenpunkt 412 ist über eine Kapazität g₀ 413 mit Masse und über einen Widerstand 414 mit einem Knotenpunkt 415 verbunden. Der Knotenpunkt 415 ist direkt an den invertierenden Eingang eines gewöhnlichen Operationsverstärkers 416 verbunden, dessen Ausgang an den Knotenpunkt 417 geführt ist. Zwischen den Knotenpunkt 415 und den Knotenpunkt 417 ist zur Bildung eines Integrators

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3438S74 5* -at-

419 eine Kapazität 418 geschaltet.

Der nicht-invertierende Ausgang des Speicherkomparators 401 ist direkt an einen Ausgangsknotenpunkt 420 angeschlossen, der als Eingang zu einem zweiten modifizierten T-Filternetzwerk dient. Der Knotenpunkt 420 ist über einen Widerstand 421 an einen Knotenpunkt 422 angeschlossen, der über eine Kapazität 423 an Masse liegt. Der Knotenpunkt 422 ist des weiteren über einen Widerstand 424 mit einem Knotenpunkt 425 verbunden, der über eine Kapazität 426 an Masse liegt. Der Knotenpunkt 425 ist auch direkt an einen nicht-invertierenden Eingang des Operationsverstärkers 416 angeschlossen,und ein Rückkopplungspfad 427 führt von dem Integratorausgangsknotenpunkt 417 zu einem weiteren T-Filternetzwerk 428, bei dem die Leitung 427 über einen Widerstand 429 an einen Knotenpunkt 430 angeschlossen ist. Der Knotenpunkt 430 liegt über eine Kapazität 4 31 an Masse und über einen Widerstand 4 32 an einer Rückkopplungsleitung 433, die zu dem invertierenden Referenzeingang des Speicherkomparators 401 führt. Der Knotenpunkt 410 ist ebenso wie der Knotenpunkt 420 mit der Spannungsquelle -Vp₀^p verbunden, und zwar über den Widerstand 434.

Wie vorstehend beschrieben, werden die Komparatorabtastimpulse über die Leitung 169 an den Knotenpunkt 407 und den Speicherfreigabeeingang des Speicherkomparators 401 geliefert, was zur Folge hat, daß von der am Knotenpunkt 441 anliegenden Eingangskurvenform die Proben genommen werden , d.h. diese abgetastet wird. Das an dem invertierenden Ausgang des Speicherkomparators 401 vorhandene Signal wird durch den Integrator 419 integriert, und das Ausgangssignal erscheint am Knotenpunkt 417. Dieses Signal wird gefiltert und zum Referenzeingang zurückgeführt, um das Referenzsignal zu zwingen, um den abgetasteten Wert.

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zu schwingen, wenn der Gleichgewichtszustand erreicht ist und die Schleife einschwingt. Zu dieser Zeit kann das am Ausgangsknotenpunkt 417 erscheinende Signal als "Endwert" abgenommen und über eine Leitung 436 an den Analogmultiplexer 201 der Fig. 13 zwecks anschließender Analog-Digital-Umwandlung und Überführung zu dem Rechner geleitet werden.

Die zweite Komaparator- Integrator-Schleife trägt die Bezeichnung "Suminenknotenpunkt für Fehlersignale" und alle mit den anderen Schleifen gemeinsamen Elemente haben Bezugszahlen, die um die Zahl 100 höher sind als diejenigen der ersten Komparator-Integrator-Schleife. Der Eingang ist an den Knotenpunkt 541 angeschlossen, und das Ausgangssignal wird über die Leitung 536 an den Analogmultiplexer 201 geliefert. Die dritte Komaparator-Integrator-Schleife trägt die Bezeichnung "Ausgang", und ihre im wesentlichen mit den beiden vorgenannten Schleifen identischen Elemente tragen Bezugszahlen, die um die Zahl 100 größer sind als diejenigen der zweiten Komparator-Integrator-Schleif e. Ihr Eingang ist an die Leitung 348 angeiichlossen und ihr Ausgang ist mit der Leitung 536 verbunden.

Die Schaltung weist schließlich noch einen Speicherkomparator 196 auf, der als "HOLD"-Komparator 680 bezeichnet ist (HOLD=· Halten). Der Komparator 196 empfängt das S/H-Wählsignal über eine Leitung 346 und liefert es an die Kathode einer Schottky-Diode 651, deren Anode mit einem Knotenpunkt 652 verbunden ist. Dieser Knotenpunkt ist über einen Widerstand 65 3 an eine Spannungsquelle ^+v _C0Mp angeschlossen. Des weiteren ist der Knotenpunkt 652 mit der Anode einer Diode 654 verbunden, deren Kathode an die Anode einer Diode 655 angeschlossen ist, deren Kathode wiederum mit der Anode einer Diode 656 verbunden ist,

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deren Kathode an Masse liegt. Hierdurch gelangt das Eingangssignal an den nicht-invertierenden Eingang des Speicherkomparators 196. Der invertierende Eingang ist mit dem Knotenpunkt 657 verbunden, der über einen Widerstand 658 an die Spannungsquelle ^+V _COMP und über eine Kapazität an Masse angeschlossen ist. Der Knotenpunkt 657 steht auch mit der Anode einer Diode 660 in Verbindung, deren Kathode mit der Anode einer Diode 661 verbunden ist, deren Kathode an Masse liegt. Die beiden Dioden 660, 661 erzeugen eine Referenzspannung von 1,4 Volt am invertierenden Eingang. Der Abtastknotenpunkt 662 empfängt die Komparator-Tastimpulse über eine Leitung 169 , um das Eingangssignal darin abzutasten. Der invertierende Ausgang des Speicherkomparators 196 ist über einen Widerstand 665 an eine Spannungsquelle ~V_rClMT) angeschlossen, während der nicht-invertierende Ausgang über einen Widerstand 664 mit der Spannungsquelle -V_,_{o p} verbunden ist. Der nicht-invertierende Ausgang ist des weiteren mit einer Leitung 666 verbunden, über die das Ausgangssignal zwecks Verarbeitung in der oben beschriebenen Weise zu dem Analogmultiplexer 201 der Fig. 13 gelangt.

Die Fig. 16 gibt einen Rechnerausdruck der gemessenen Übernahmezeitcharakteristik wieder, wobei t-=0 dem Übergang "Halten-Abtasten" entspricht. Die Fig'. 17 zeigt die am Summenknotenpunkt des Fehlersignals gemessene detaillierte Einschwingcharakteristik.

Bei jeder Meßtechnik ist es wünschenswert, über ein Eichnormal zu verfügen, um die Ergebnisse bestätigen zu können. Es ist zwar unmöglich, eine "perfekte" Spannungsstufe zu erzeugen (d.h. eine Spannungsstufe mit einer Anstiegszeit von Null und ohne Durchhang oder Klingeln), doch kann eine starke Annäherung mit dem in Fig. 18 gezeigten Netzwerk von Schottky-Dioden realisiert werden.

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* Ιχτ Conor a to !-eingang 7Ü2 ist mit der Kathode einer Schottky-Diode 70 3 verbunden, deren Anode an einen Knotenpunkt 704 angeschlossen ist. Der Knotenpunkt 704 ist mit einer Spannungsquelle von -15 Volt über einen Widerstand 705 verbunden und an die Anode einer zweiten Schottky-Diode 706 angeschlossen. Die Kathode der Schottky-Diode 706 liegt an einem Knotenpunkt 707, der über einen Widerstand 708 an Masse liegt und von dem eine Ausgangsleitung 709 zu einem Oszillographen oder dergleichen geht. 10

Die flbschaltzeit des Schottky-Diodennetzwerkes 701, für die die RC-Zeitkonstante dominierend ist, kann folgendermaßen errechnet werden:

C ⁼ C +C

Knotenpunkt Diode Komparatoreingang

wobei mit

RC= 200 Ohm χ 5 Pikofarrat = 1 Nanosekunde

das Einschwingen auf einen Wert von 200 Mikrovolt für eine Stufe von 2 Volt (Einschwingen auf 0,01 %) erfordert, daß

V (T ) = 200 Mikrovolt = V (0) (1 - e^t .__ ) ^{s S}/^RC

Die Lösung dieser Gleichung für T ergibt T = 9,7 Nano-Sekunden.

In der Praxis wird die Einschwingzeit auch durch das Klingeln infolge von Leitungsinduktivitäten und imperfekter Erdung beeinflußt. Die fig. 19 zeigt einen Rechnerausdruck der am Digitalisierungssystem gemessenen Abschal tkurvenform der Schottky-Diode. Die gemessen Sinschwingzeit auf + 200 Mikrovolt liegt innerhalb von 7

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3438174 ⁶^ -99-""""

Nanosekunden des theoretischen Wertes.

Es ist auch wesentlich, den "Endwert" festzustellen. Bei der Spezifizierung der Einschwingzeit ist es wichtig, sich über die Bedeutung des Begriffes "Endwert" klar zu sein. So kann sich z.B. ein Verstärkerausgang als sehr schnell auf ein besonderes Fehlerband einschwingend darstellen, wenn er in einem Zeitrahmen von 1 bis 10 Millisekunden betrachtet wird, doch wenn er über eine Periode von MiI-lisekunden beobachtet wird, kann er auch einen thermisch induzierten "Schwanz" (tail) zeigen, der ihn dazu bringt, über das vorbeschriebene Fehlerband hinauszudriften. Ob die Anordnung noch als "schnell einschwingender Verstärker" bezeichnet werden kann , hängt von der besonderen Anwendung ab, aber eine rigorose Definition des Endwertes würde solch einen Anspruch wahrscheinlich ausschliessen.

In Verbindung mit der Erfindung gibt es zwei Wege, den

"⁵^ wahren Wert unter Verwendμng des erfindungsgemäßen abtastenden Wellenformdigitalisierers zu ermitteln. Der erste besteht darin, die maximale Laufzeit der programmierbaren Zeitbasis auf irgendeinen vernünftigen großen Wert zu verlängern, der so groß ist, daß thermische

^ Schwänze oder andere Langzeiteffekte, wie z. B. die dielektrische Relaxation von Kapazitäten und dergleichen, ausschwingen können. Eine Konsequenz der Ausdehnung der Zeitbasis besteht darin, daß die wiederholten Abtastimpulse einen größeren gegenseitigen Abstand erhalten, was

SQ erfordert, daß der Anstieg oder die Steilheit des Integratorausgangssignals sehr klein wird, damit die Systemgenauigkeit erhalten bleibt. In diesem Falle könnte die Integrationskonstante, wie oben beschrieben, variabel eingerichtet sein.

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Kin '/weiU-r WtHj zur Best immung des Endwertes besteht darin, den Teststimulus-Generator auf Gleichstromausgang zu programmieren, während der Komparator weiterhin wiederholt abgetastet wird. Der Prüfling kann so seinen Gleichgewichtszustand erreichen, und der Rechner liest den endgültigen Gleichstromwert nach einer programmierten Wartezeit ab.

Auch hier wieder dient das Netzwerk gemäß Fig. 18 mit den Schottky-Dioden zur Erzeugung der Abschalt-Kurvenform gut für eine Bestätigung der Endwert-Messung. Das Netzwerk schwingt unabhängig von Wärmeeffekten in den Dioden oder Widerständen exakt auf Masse ein.

Es gibt eine Vielzahl von künftigen Anwendungen und Abwandlungen des abtastenden Wellenformdigitalisiers, und ein solches Echtzeit-System zeigt das Blockschaltbild gemäßFig. 20. Ein Prüfling in Form eines externen Signals oder einer externen Kurvenform, der ein Echtzeit-Signal sein kann, wird dem invertierenden Eingang der Komparator-Integrator-Schleife 712 über eine Leitung 711 zugeführt. Die Schleife 712 weist einen Speicherkomparator 713 auf. Der Ausgang des Speicherkomparators ist über einen Widerstand 714 an einen Knotenpunkt 715 angeschlossen. Der Knotenpunkt 715 ist mit dem invertierenden Eingang des Operationsverstärkers 716 verbunden, dessen Ausgang an den Operationsverstärker-Ausgangsknotenpunkt 717 angeschlossen ist. Zwischen den Eingangsknotenpunkt 715 und den Integrator-Ausgangsknotenpunkt 717 ist zur Bildung eines Integrators 728 eine integrierende Kapazität 718 geschaltet. Das Signal vom Ausgangsknotenpunkt 717 ist über eine Rückkopplungsleitung 719 zum Knotenpunkt 720 zurückgeführt und von diesem über eine Leitung 727 zu dem nicht-invertierenden Referenzeingang des Speicherkomparators 713.

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Das Eingangssignal auf der Leitung 711 wird auch einem bekannten Trigger oder einem bekannten Phasenregelkreis (PLL) zum Einrasten auf das Signal an irgendeinem vorbestimmten Referenzpunkt zugeführt. Der Trigger oder Phasenregelkreis des Blocks 725 liefert ein Ausgangssignal an eine programmierte Verzögerung oder einen programmierten Phasenschieber 726, der auch mit Mitteln zum Erzeugen der Komparatorabtastsignale ausgestattet ist, die über die Leitung 727 an den Speicherfreigabe- oder Speicherübernahmeimpuls-Eingang des Speicherkomparators 713 für Tastzwecke zugeführt werden. Sobald die Komparator-Integrator-Rückkopplungsschleife den Gleichgewichtszustand herbeigeführt hat und der Endwert am Knotenpunkt 717 erscheint, veranlasst der steuernde Rechner 723, daß der Analog-Digital-Konverter 722 den analogen Endwert in sein digitales Äquivalent umwandelt und dieses an den steuerden Rechner 723 zwecks Speicherung und möglicher künftiger Verarbeitung und Analyse liefert. Es sind viele Abwandlungen dieses Systems möglich, die für einen Durchschnittsfachmann, der die Erfindung kennengelernt hat, im Rahmen seines Fachwissens liegen.

Nachstehend wird die Schaltung gemäß Fig. 21 beschrieben, die eine abgewandelte Komparator-Integrator-Schleife 7 31 zeigt. Das Eingangssignal gelangt über eine Leitung 7 32 an den nicht-invertierenden Eingang eines Speicherkomparators 733. Der Speicherfreigabe- oder Speicherübernahmeimpuls-Eingang des Speicherkomparators 733 empfängt vom Abtasteingangsknotenpunkt 735 über eine Leitung 734 Komparatorabtastsignale. Der Knotenpunkt 735 ist über einen Widerstand 736 auch mit einer negativen Spannungsquelle verbunden.

Der invertierende Ausgang des Speicherkomparators 7 33 ist direkt an den Ausgangsknotenpunkt 737 angeschlossen,

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* der über einen Widerstand 738 mit dem Knotenpunkt 739 verbunden ist. Der Knotenpunkt 737 ist über eine Serienschaltung eines im Ruhezustand offenen Schalters 742 und einen veränderlichen Widerstand 741 auch an den Knotenpunkt 739 angeschlossen, so daß der variable Widerstand 741 normalerweise nicht in der Schaltung liegt. Wenn jedoch der Schalter 742 geschlossen wird, wird der~Widerstand 741 zu dem Widerstand 738 parallel geschaltet, um die Zeitkonstanten der Schaltung und dergleichen zu ändern.

Der Knotenpunkt 739 ist auch mit einem Anschluß eines veränderlichen Widerstandes 744 verbunden, dessen anderer Anschluß mit einem im Ruhezustand offenen Schalter 743 in Verbindung steht, dessen andere Klemme zum Knotenpunkt 739 zurückverbunden ist, so daß der veränderliche Widerstand 744 nicht in die Schaltung einbezogen ist, solange der Schalter 743 offen ist, aber zu dem Widerstand 738 in Reihe geschaltet wird, wenn der Schalter 743 geschlossen wird, um wiederum die Zeitkonstanten der Schaltung und dergleichen zu ändern.

Das gleiche Ergebnis könn'te auch mit einer Widerstandsund Schalter anordnung erreicht werden, wie sie in Fig.

21a dargestellt ist. In diesem Falle ist der Widerstand 744 wirkungslos, solange der Schalter 743 geschlossen ist, und er wird zum Widerstand 7 38 in Serie geschaltet, wenn der Schalter 743 geöffnet wird.

Der Knotenpunkt 7 39 ist des weiteren über eine Kapazität 746 und einen im Ruhezustand geschlossenen Schalter 748 verbunden. Eine zweite Kapazität 749 ist mit ihrem einen Anschluß an Masse geschaltet und mit dem entgegengesetzten Anschluß mit einem im Ruhezustand offenen Schalter 747 verbunden, so daß die veränderliche Kapazität 749 nicht in der Schaltung ist, so lange der Schalter 748 geschlossen bleibt, andererseits aber zu der Kapazität 746 in

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Serie geschaltet wird, wenn der Schalter 748 geöffnet wird. Außerdem ist der Knotenpunkt 739 über einen im Ruhezustand offenen Schalter 751 und eine veränderliche Kapazität 752 an Masse angeschlossen, so daß die Kapazität zu der Kapazität 746 parallel geschaltet wird, wenn der Schalter 751 geschlossen wird. Der Knotenpunkt 739 ist ferner über einen Widerstand 753 an einen Eingangsknotenpunkt 754 am invertierenden Eingang eines Operationsverstärkers 757 angeschlossen. Des weiteren steht derKnotenpunkt 739 über einen im Ruhezustand offenen Schalter 756 und einen veränderlichen Widerstand 755 mit dem Knotenpunkt 754 in Verbindung, so daß der veränderliche Widerstand 755 zu dem Widerstand 753 parallelgeschaltet wird, wenn der Schalter 756 geschlossen wird. Der Knotenpunkt 754 kann über die Kombination eines im Ruhezustand offenen Schalters 801 und eines variablen Widerstandes 802 zu sich selbst zurückverbunden sein, so daß der variable Widerstand 80"! zu dem Widerstand 753 in Serie gelegt wird, wenn der Schalter 801 geschlossen wird. Auch in Verbindung mit. dem Widerstand802 und dem Schalter 801 könnte stattdessen die Anordnung so getroffen werden, wie dies in Fig. 21a dargestellt ist.

Der Ausgang des Operationsverstärkers 757 ist an den Operationsverstärker-Ausgangsknotenpunkt 758 geführt.

Zwisehen den Eignangsknotenpunkt 754 und den Ausgangsknotenpunkt 758 ist zur Bildung eines Integrators in bekannter Weise eine integrierende Kapazität 759 geschaltet. Der Knotenpunkt 758 ist auch mit einem im Ruhezustand offenen Schalter 762 und eine veränderliche Kapazität 761 zum Eingangsknotenpunkt 754 zurückverbunden, so daß die Kapazität 761 aus der Schaltung bleibt, solange der Schalter offen ist, aber zu der integrierenden Kapazität 759 parallelgeschaltet wird, wenn der Schalter 762 geschlossen wird, womit der Anstieg des Integrators selektiv verändert werden kann.

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Der nicht-invertierende Ausgang des Speicherkomparators 733 ist direkt an einen Ausgangsknotenpunkt 763 angeschlossen. Der Knotenpunkt 763 ist über einen Widerstand 764 an einen Knotenpunkt 765 angeschlossen. Des weiteren ist der Knotenpunkt 763 über einen im Ruhezustand offenen Schalter 769 und einen veränderlichen Widerstand 771 mit einem Knotenpunkt 765 verbunden, so daß der veränderliche Widerstand 711 zu dem Widerstand 764 parallel geschaltet wird, wenn der Schalter 769 geschlossen wird. Außerdem ist der Knotenpunkt 765 über einen im Ruhezustand offenen Schalter 766 und einen veränderlichen Widerstand 767 zum Knotenpunkt 768 zurückverbunden, so daß der veränderliche Widerstand 767 zu dem Widerstand 764 in Serie geschaltet wird, wenn der Schalter 766 geschlossen wird. Auch in diesem Falle könnte die Anordnung in Verbindung mit dem Schalter 766 und dem veränderlichen Widerstand 767 so getroffen werden, wie dies in Fig. 21a dargestellt ist. Der Knotenpunkt 768 ist ferner über eine Kapazität 772 und einen im Ruhezustand geschlossenen Schalter 773 mit Masse verbunden. Eine Kapazität 774 ist mit einem Anschluß mit Masse verbunden und mit ihrem anderen Anschluß an einen im ruhezustand offenen Schalter 775 angeschlossen, so daß sich nur die Kapazität 772 zwischen dem Knotenpunkt 768 und Masse befindet, solange der Schalter 77 3 geschlossen ist, andererseits aber zu der Kapazität 772 zwecks Veränderung des Kapazitätswertes in Serie geschaltet wird, wenn der Schalter 773 auf den Kontakt 775 geöffnet wird.

Der Knotenpunkt 768 ist ferner über einen im Ruhezustand offenen Schalter 776 und eine veränderliche Kapazität 777 mit dem Eingang des im Ruhezustand geschlossenen Schalters 773 verbunden , so daß die veränderliche Kapazität 777 zu der Kapazität 772 zwischen dem Knotenpunkt 768 und Masse paral. lelgeschal tet wird, wenn der Schalter 776 geschlossen

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wird. Der Knotenpunkt 778 ist ferner über einen Widerstand 779 an einen Knotenpunkt 781 angeschlossen, der direkt mit dem nicht-invertierenden Eingang des Operationsverstärkers 757 verbunden ist- Der Knotenpunkt 778 ist über δ einen im Ruhezustand offenen Schalter 782 und einen veränderlichen Widerstand 783 mit dem Knotenpunkt 781 verbunden, so daß der veränderliche Widerstand 783 zu dem Widerstand 779 parallel geschaltet wird, wenn der Schalter 782 geschlossen wird. Außerdem ist der Knotenpunkt 781 über eine Kapazität 784 an Masse angeschlossen. Die Schaltung gemäß Fig. 21 soll einfach die verschiedenen Möglichkeiten für eine selektive Änderung der Zeitkonstanten in der Schaltung und insbesondere in den T-Filternetzwerken zeigen, die dazu dienen, die Signalspitzen auszurunden und den Strom in dem Integrator einzustellen, um den Anstieg des Integrators zu steuern. Obzwar dies nicht dargestellt ist, können ähnliche, wenn nicht gar im wesentlichen identische Schaltungsmaßnahmen jn dem T-Filternetzwerk der Rückkopplungsschleife getroffen werden, um die Parameter so zu ändern, daß eine Optimierung hinsichtlich des Verhinderns von Schwingungen des Operationsverstärkerausgangs , wenn dieser beim Tasten des Speicherfreigabeeingangs dazu neigt, solche Schwingungen hervorzurufen, zu erzielen, ein Klingeln zu verhindern und Signalspitzen im Rückkopplungsweg ab- oder auszurunden, Wodurch das erfindungsgemäße System in die Lage versetzt wird, die bisher unerreichbaren Ergebnisse zu erzielen. In der Praxis würden die Schalter durch FETs oder dergleichen verwirklicht.

Die bei der vorliegenden Erfindung verwendete Komparator-Integrator-Schleife könnte auch so eingerichtet werden, daß der Integrator durch ein passendes logisches Netzwerk und einen DAC ersetzt und so eine Anlalog-Digital-Wandlerschleife gemäß Fig.22 gebildet wird. Der Kurvenformprüf-

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ling wird über die Leitung 971 an den Signaleingang des Speicherkomparators 79 eingegeben, dessen Ausgang an ein digitales logisches Netzwerk 973 angeschlossen ist, das rechnergesteuert , logisch fest verdrahtet oder dergleichen sein könnte. Die Ausgänge des logischen Netzwerkes 973 sind mit den Eingängen eines DAC 974 verbunden, und eine Ausgangsleitung oder ein Parallelkanal 975 liefert die direkt erzeugten endgültigen Digitalwerte zwecks Speicherung, Darstellung, Verarbeitung und Kurvenformanalyse an einen Digitalrechner oder dergleichen. Der DAC-Ausgang auf der leitung 976 ist an den Referenzeingang des Komparators 972 angeschlossen, und an den Speicherfreigabe- oder Speicherüberführungsimpuls-Eingang werden auf der Leitung 977 Tast- bzw. Abtastimpulse herangeführt.

Die digitale logische Schaltung 974 sucht einen Wert des DAC 974 , der gerade bewirkt, daß der Komparator 972 schaltet. Dieser ist im wesentlichen ein A-D-Konverter mit einem Speicherkomparator, und das logische Netzwerk 973 geht in einem Gleichgewichtszustand auf Null, und der Endwert kann über eine Ausgangsleitung 975 zur weiteren Verarbeitung ausgegeben werden. Das System könnte auch die Lösung einer sogenannten "sukzessiven Annäherung" unter Benutzung der aus der digitalen Logik und dem DAC bestehenden Schleife anwenden.

Das grundlegende Konzept des abtastenden Kurvenformdigitalisierers kann abhängig von der gewünschten Anwendung auf die verschiedenste Weise gestaltet werden. Für den technischen Entwurf und Entwicklungsarbeiten kann das System als digitaler Abtastoszillograph konzipiert werden, wie dies allgemein in Fig. 20 zu sehen ist. In diesem Falle würde eine Direktbetrachtung des Signals mit digitaler Kurvenformspeicherung für die Software-Analyse

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kombiniert. Die Komparator-Integrator-Abtastschaltung würde wahrscheinlich an der Tastspitze und nicht innerhalb des Oszillographen angeordnet werden, wodurch das Problem des genauen Betreibens eines angeschlossenen Kabels verhindert würde. Zum Abtasten üblich aufgebauter Prüflinge braucht die Abtastschaltung auch nicht an der Sonde angebracht sein. Sie ist billig genug, um an einem oder an mehreren Testpunkten in den Aufbau selbst eingefügt zu werden, um Erdungsprobleme und Probleme mit der Länge von Leitungen zu minimieren. Auf dem Produktionsgebiet kann es vorteilhaft sein, den erfindungsgemäßen Digitalisierer in eine»! Prüf kopf einzufügen, der an eine bestehende automatische Prüfanlage angeschlossen ist. Die Zeitbasis (Funktion der programmierbaren Verzögerung) und die Abtastschaltung könnten sich in dem Prüfkopf selbst befinden, und es könnte auch einige örtliche Rechnerintelligenz vonnutzen sein, um eine Überlastung des zentralen System-Prozessors mit den Einzelheiten der laufenden Prüfung zu vermeiden.

Weitere Verbesserungen hinsichtlich Bandbreite und Auflösung werden wahrscheinlich nahezu vollständig von der

ntwicklung schnellerer und genauerer Speicherkomparatoren abhängen, abgesehen von der Entwicklung noch präziserer Wege, Signale von hoher Geschwingkeit abzutasten. Eine der Beschränkungen einer jeden Produktionsprüfung ist das Erfordernis , daß der Prüfling leicht und einfach in den Tester einsetzbar und daraus entfernbar sein muß. Jede Art von Fassung oder Sockel hat die Tendenz, der Leistungsfähigkeit von schnellen Einrichtungen abträglich zu sein, die dafür ausgelegt sind, am besten zu arbeiten, wenn sie auf eine Schaltungstafel mit einer guten Masseebene aufgelötet sind.

Die Erfindung kann in vielerlei Hinsicht abgewandelt

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l werden, ohne daß von dem grundlegenden Erfindungsgdanken abgewichen wird.

Claims (1)

1. Patentanwalt ^X" Haar,^: den *20 ..'·Oktober 1984 DIPL.-ING. KURT HIEKE "" - '-' \ _ ■ :.

   Stadlerstrasse 3 Burr-Brown Corporation

   D-8013 haar Tucson, Arizona , USA

   Mein Zeichen; B 197 ρ 34 33 674 2

   Patentansprüche [nAOHGEREIGHT

   1. Abtastender Kurvenformdigitalisierer zum Prüfen von Kurvenformen, die von elektronischen Schaltungen erzeugt werden, mit einer Quelle, die die zu prüfenden Kurvenformsignale liefert, gekennzeichnet durch eine Kurvenformabtasteinrichtung zum automatischen Wählen des gewünschten Abtastpunktes eines Kurvenformsignals zu einer bestimmten Zeit dieses Signals und zum Messen des Wertes dieses Kurvenformsignals, wobei die Kurvenformabtasteinrichtung eine Komparatoranordnung, die das Kurvenformsignal am Abtastpunkt mit einem Referenzsignal vergleicht, und eine Rückkopplungsanordnugn aufweist, die zwischen einen Ausgang und einen Eingang der Komparatoreinrichtung geschaltet ist und das Referenzsignal für die Komparatoranordnung schafft.

   2. Kurvenformdigitalisierer gemäß Anspruch 1, gekennzeichnet durch mindestens einen ersten, einen zweiten

   2g und einen dritten Eingang und mindestens einen Kornparatorausgang für die Komparatoranordnung, eine Einrichtung zum Anschließen des zu prüfenden Kurvenformsignals (Kurvenformprüfling) an den ersten Eingang der Komparatoranordnung,

   eine Einrichtung zum Integrieren des Ausgangssignals aus dem Komparatorausgang der Komparatoranordnung,

   eine Einrichtung zum Rückführen des integrierten Ausgangssignals vom Ausgang der Integriereinrichtung zu dem zweiten Eingang der Komparatoranordnung zwecks

   _ 2 —

   Bildung einer Komparator-iritegratöir'-Schleife,

   eine Steuereinrichtung zum programmierbaren Wählen eines Abtastpunktes in dem Kurvenformprüfling,

   eine auf die Steuereinrichtung ansprechende Einrichtung zum Erzeugen einer Folge von programmierbaren engen Abtastimpulsen,

   eine Einrichtung zum 'Anschließen der Abtastimpulse an den dritten Eingang der Komparatoranordnung zwecks wiederholter Abtastung der Komparatoranordnung an ausgewählten Abtastpunkten, bis die Einrichtung zum Rückführen des integrierten Ausgangssignals das an dem zweiten Eingang der KomparatorAnordnung vorhan-Ig dene Signal zwingt,um den abgetasteten Wert des Kuryenformprüflings zu oszillieren, um einen Gleichgewichtszustand herzustellen, und durch

   eine Analog-Digital-Wandlereinrichtung , die auf den Gleichgewichtszustand in der Komparator-Integrator-

   Schleife anspricht, der sich einstellt, wenn das integrierte Ausgangssignal um den abgetasteten Wert schwingt, und diesen Wert zwecks Speicherung , Software-Verarbeitung und Analyse durch einen Rechner, abliest und in einen digitalen Äquivalentwert des

   Amplitudenpunktes umwandelt.

   3. Digitalisierer nach Anspruch 2, dadurch gekennzeichnet, daß die Steuereinrichtung einen Digitalrechner zum programm- oder softwaregesteuerten

   Verarbeiten des digitalen Äquivalents des abgetasteten Wertes und zum Speichern des digitalen Äquivalentwertes der Zeit und des digitalen Äquivalentwertes des abgetasteten Amplitudenpunktes zwecks anschliessender Analyse aufweist.

   4. Digitalisierer nach Anspruch 3, d a d u r -c h gekennzeichnet, daß die Steuereinrichtung des weiteren eine von einem Rechnerprogramm gesteuerte programmierbare Verzögerungseinrichtung aufweist, die auf die Quelle, die den Kurvenformprüfling liefert, anspricht, um den Zeitpunkt zu wählen, zu dem das Kurvenformsignal abgetastet wird, und ein diesen anzeigendes Verzögerungsausgangssignal zu erzeugen.

   5. Digitalisierer nach Anspruch 4, dadurch gekennzeichnet, daß die auf die Steuereinrichtung ansprechende Einrichtung zum Erzeugen der Folge enger Abtastimpulse mit programmierbarer Phase bezüglich des Kurvenformprüflings eine Einrichtung aufweist, die auf die programmierbare Verzögerungseinrichtung und den gewählten Prüfpunkt , an den das Kurvenformsignal abgetastet werden soll, ansprechende Einrichtung zum Erzeugen der Abtastimpulse aufweist, wobei die Einrichtung zum Erzeugen der Abtastimpulse aus-

   2Q gestattet ist mit einer Differenzierschaltung zum Umwandeln der Anstiegsflanke des Verzögerungsausgnagssignals in einen positiven , relativ schmalen Impuls und mit einer Niveauübersetzungsschaltung zum Übertragen des schmalen Impulses in einen niveauangepassten Abtastimpuls zum Tasten des dritten Einganges der Komparatoreinrichtung.

   6. Digitalisierer nach Anspruch 5, dadurch gekennzeichnet, daß die Kurvenformsignalquelle eine

   OQ zu prüfende Einrichtung aufweist, die den Kurvenformprüfling liefert.

   7. Digitalisierungsvorrichtung nach Anspruch 6, d adurch gekennzeichnet, daß die das Kurvenform-

   QJ- signal liefernde Quelle mit einer Einrichtung ver-

   -4-

   sehen ist, die ein die zu prüfende Einrichtung betreibendes Prüfungsanregungssignal (Test stimulus) erzeugt und die progranunierbare Verzögerungseinrichtung taktet.
   5

   8. Digitalisierer nach Anspruch 6, dadurch gekennzeichnet, daß die das Kurvenformsignal liefernde Quelle ein externes Echtzeit-Kurvenformsignal umfaßt und eine auf dieses ansprechende Einrichtung auf-

   ¹^ weist, die sich auf einen Teil hiervon triggert, um die programmierbare Verzögerungseinrichtung zu takten.

   9. Digitalisierer nach Anspruch 6, dadurch gekennzeichnet, daß die das Kurvenformsignal liefernde Quelle ein externes Echtzeit-Kurvenformsignal umfaßt und eine Einrichtung mit Phasenregelkreis (PLL) aufweist, die auf das externe Kurvenformsignal einrastet und hiervon ein erstes Signal ableitet, mit dem die programmierbare Verzögerungseinrichtung getaktet wird, um die Abtastimpulse zum Abtasten des cim ersten Eingang der Komparatoranordnung anliegenden Kurvenformsignals zu erzeugen.

   10. Digitalisierer nach Anspruch 2, d a du r c h ge-

   kennzeichnet, daß die Analog-Digital^-Wandlereinrichtung ein programmierbares Voltmeter aufweist.

   11. Digitalisierer nach Anspruch 2, dadurch gekennzeichnet, daß die Komparatoranordnung einen mit einer analogen Eingangsstufe und einer Ausgangsstufe versehenen Speicherkomparator mit einem ersten Signaleingang, einem zweiten Referenzeingang und einem dritten Speicherfreigabeeingang zum Tasten des Speicherkomparators zwecks Abtastung des am invertierenden Eingang anliegenden Kurvenformprüflings

   -5-

   aufweist, wobei die Speicheroperation in der analogen Stufe der Komparatoranordnung stattfindet, die eine relativ große Bandbreite und eine relativ mäßige Verstärkung aufweist, um sicherzustellen, daß der Speichergreigabeeingang durch die abtastenden Tastimpulse flankengetriggert wird, damit die effektive Öffnungszeit der Komparatoranordnung beträchtlich vermindert wird, und daß das Ausgangssignal der Integriereinrichtung zum Referenzeingang des Speicher- -^q komparators für einen Vergleich mit dem an dem Signaleingang des Speicherkomparators anliegenden Kurvenformsignal zurückgeführt ist, um die Komparator-lntegrator-Schleife zu bilden.

   12. Digitalisierer nach Anspruch 2, dadurch gekennzeichnet, daß die Einrichtung zum Integrieren des Ausgangssignals der Komparatoranordnung einen Operationsverstärker mit einem invertierenden Eingang, einen nicht-invertierenden Eingang und einen

   _on Integrator-Ausgang aufweist und mit einer integrierenden Kapazität versehen ist, die zwischen dem invertierenden Eingang des Operationsverstärkers und dessen Integratorausgang geschaltet ist, um einen Signalintegrierer zu bilden,Xdie Speicherkomparatoranordnung einen Speicherkomparator mit einem ersten Signaleingang zum Empfangen/ Führung des integrierten Signals von dem Integratorausgang über den Rückkopplungspfad in der Komparator-Integrator-Schleife aufweist,

   ^O der Speicherkomparator des weiteren versehen ist mit einem ersten invertierenden Eingang und einem zweiten nicht-invertierenden Ausgang und Mitteln zum Verbinden des Speicherfreigabeeingangs mit dem Ausgang der Abtastimpuls-Generatoreinrichtung zum Takten des Speicherkomparators für die wiederholte

   / des Kurvenformprüflings und -6-einem zweiten Referenzeingang zum Empfangen der Rück-

   3438874

   Abtastung des Kurvenformeingangssignals am Signaleingang , bis der Gleichgewichtszustand in der Komparator-IntegratorrrSchleife vorliegt und die Schleife einschwingt, und eine erste Einrichtung vorgesehen ist zum Verbinden des ersten invertierenden Ausgangs des Speicherkomparators mit dem invertierenden Eingang der den Operationsverstärker aufweisenden Integratoreinrichtung, wobei die erste Verbindungseinrichtung ausgestattet ist' mit Mitteln zum Vorfiltern

   jQ des Signals vom invertierenden Ausgang des Abtastkomparators zwecks Verminderung oder Ausrundung von Signalspitzen und einer Widerstandseinrichtung zum Steuern des Niveaus des Eingangsstromes zu dem invertierenden Eingang des integrierend arbeitenden

   * p. Operationsverstärkers und damit des Anstiegs der Integration, wodurch die Genauigkeit der Integration ohne Rücksicht auf die hohe Geschwindigkeit des Kurvenformprüflings und verschiedener Eigenschaften von diesem bedeutend verbessert wird.

   13. Kurvenformdigitalisierer nach Anspruch 12, d a durch

   gekennzeichnet, daß die erste Verbindungseinrichtung eine Widerstandseinrichtung aufweist, die zwischen den invertierenden Ausgang des Speicherkomparators

   und eine Quelle negativer Spannung eingeschaltet 25

   ist, um den Pegel des Signals am invertierenden Ausgang des Speicherkomparators herunterzuziehen.

   14. Digitalisierer nach Anspruch 12, dadurch gekennzeichnet, daß die Komparator-Integrator-Schleife des weiteren versehen ist mit einer zweiten Einrichtung zum Verbinden des zweiten nicht-invertierenden Ausgangs des Speicherkomparators mit dem nicht-invertierenden Eingang der den Operationsverstärker aufweisenden Integratoreinrichtung, wobei die zweite Verbindungseinrichtung versehen ist mit einer Ein-

   -7-

   7 ■ ■ -- ■-

   . richtung zum Vorfiltern des Signals an dem nichtinvertierenden Ausgang des Speicherkomparators, damit Signalspitzen reduziert und ausgerundet werden, und daß die Komparator-Integrator-Schleife des weiteren mit einer Widerstandseinrichtung zum

   Steuern des Pegels des Eingangsstromes zu dem nichtinvertierenden Eingang des den Operationsverstärker aufweisenden Integrator zwecks Verbesserung der Genauigkeit des Integriervorgangs versehen ist. 10

   15. Digitalisierer nach Anspruch 14, dadurch gekennzeichnet, daß die Widerstandseinrichtung zwischen den nicht-invertierenden Ausgang des Speicherkomparators und die negative Spannungsquelle geschaltet ist, um den Pegel des Signals am nicht-invertierenden Ausgang des Speicherkomparators herunterzuziehen.

   16. Digitalisierer nach Anspruch 12, dadurch gekennzichnet, daß die Rückkopplungsschleife vom Ausgang des Operationsverstärkers zum zweitn Referenzeingang des Speicherkomparators eine RC-Filtereinrichtung aufweist, die Schwingungen des Integratorausgangssignals verhindert wann immer der Speicherkomparator schaltet, wenn der Speicherfreigabeeingang getastet wird, und mit einer Widerstandseinrichtung versehen ist, durch die der Rückkopplungsstrom hindurchgeht und die Stromspitzen begrenzt, um den Betrieb des den Operationsverstärker aufweisenden Integrators zu verbessern und ein Klingeln zu vermeiden.

   17. Digitalisierer nach Anspruch 12, dadurch gekennzeichnet, daß die Rückkopplungsschleife einen Operationsverstärker-Spannungsfolger zum Puffern des

   3g Ausgangs des Operationsverstärkerintegrators aufweist,

   -8-

   18. Uiyita 1isierer nach Anspruch 17, dadurch gekennzeichnet, daß die Rückkopplungsschleife eine Spannungsteilereinrichtung zum Einrichten eines Verstärkungsfaktors in der Komparator-Integrator-Gesamtschleife aufweist.

   19. Digitalisierer nach Anspruch 18, dadurch gekennzeichnet, daß die Rückkopplungsschleife eine RC-Filtereinrichtung zum Ausrunden von Stromspitzen im Integratorausgangssignal und zur weiteren Verbesserung des Systembetriebs aufweist. <J

   20. Digitalisierer nach Anspruch 18, dadurch gekennzeichnet, daß der Verstärkungsfaktor auf einen wert von 10:1 eingestellt ist.

   21. Digitalisierer nach Anspruch 2, d a du r c h gekennzeichnet, daß die Integratoreinrichtung einen Operationsverstärker mit einem invertierenden Eingang, einem nicht-invertierenden Eingang und einem Integrator-Ausgang aufweist und fernem mit einer integrierenden Kapazität versehen ist, die zwischen den invertierenden Eingang des Operationsverstärkers und den integratorausgang geschaltet ist, um eine OP-Integratoreinrichtung zu bilden, '

   die Komparatoranordnung einen Speicherkomparator mit einem ersten Signaleingang zum Empfang des Kurvenformprüflings, einem zweiten Referenzeingang zum Em- _ pfang eines Rückkopplungssignals vom Ausgang der OP-Integratoreinrichtung unter Bildung einer Komparator-Integratorschleife und einen dritten Speicherfreigabeeingang aufweist, der Speicherkoitiparator mit einem Speicherkomparatorausgang und mit Mitteln zum Verbinden des Speicherfreigabeeingangs

   -9-

   mit dem Ausgang der Abtastimpuls-Generatoreinrichtung versehen ist, damit der Speicherkomparator zwecks Abtastung des Kurvenformprüflings zu der programmierbaren Abtastzeit getaktet wird, bis der Gleichgewichtszustand in der Komparator-Integrator-Schleife besteht und die Schleife einschwingt,

   eine Einrichtung zum Ablesen des Endwertes im eingeschwungenen Zustand der Schleife vorgesehen ist, ^und die Einrichtung zum Verbinden des Speicherkomparatorausgangs mit dem invertierenden Eingang der OP-Integratoreinrichtung ferner versehen ist mit einer Einrichtung zum Vor-Filtern des Ausgangssignals des Speicherkomparators zwecks Verminderung und Ausrundung von Signalspitzen und mit einer Widerstandseinrichtung zum Steuern des Pegels des Eingangstromes zum invertierenden Eingang des OP-Integrators und damit zur Steuerung des Anstiegs des Integrationsvorgangs , wodurch die Gesamtgenauigkeit des Prüfvorgangs beträchtlich erhöht wird.

   22. Digitalisierer nach Anspruch 21,dadurch gekennzeichnet, daß die Verbindungseinrichtung des weiteren eine Widerstandseinrichtung aufweist, die zwischen den Ausgang des Speicherkomparators und eine negative Spannungsquelle geschaltet ist_; um das Ausgangssignal herunterzuziehen.

   23. Digitaliserer nach Anspruch 21, dadurch ge-

   QQ kennzeichnet , daß die Rückkopplungsschleife zwischen dem integrierenden Ausgang des Operationsverstärkers und dem Referenzeingang des Spsicherkomparators versehen ist mit einer RC-Filtereinrichtung, die Schwingungen des Operationsverstärker-Ausgangssignals

   gc verhindert, wenn der Speicherkomparator beim Tasten

   -10-

   ίο ■■■■-■

   des Speicherfreigabeeingangs schaltet, und die Störungen am Integratorausgang verhindert, die von der Schalttätigkeit am Komparatoreingang herrühren können,und mit einer Einrichtung zum Führen des Rückkopplungsstromes und zum Entfernen von Stromspitzen in der Rückkopplungsschleife , zum Begünstigen des gesamten Integriervorganges und zum Verhindern eines Klingeins .

   ¹^ 24. Digitalisierer nach Anspruch 2, dadurch gekennzeichnet, daß die Komparatoranordnung und die Integriereinrichtung eine Komparator-Integrator-Schleifenanordnung aufweisen, die versehen ist mit einem Komparator mit einem Signaleingang, einem Re-

   ¹^ ferenzeingang, einem Speicherfreigabeeingang und einem Speicherausgang, ferner mit einem Operationsverstärker mit einem invertierenden Eingang, einem nicht-invertierenden Eingang, und einem Operationsvorstärkerausgang, mit einer integrierenden Kapazitat, die zwischen den invertierenden Eingang des Operationsverstärkers und den Operationsverstärkerausgang geschaltet ist, um eine OP-Integriereinrichtung zu bilden, mit einer Einrichtung zum Verbinden des Komparatorausgangs mit dem invertierenden Eingang des Operationsverstärkers, mit e'iner Einrichtung zum Liefern eines Referenzsignals an den nicht-invertierenden Eingang des Operationsverstärkers, einer Einrichtung zum wiederholten Takten des Speicherfreigabeeingangs des Speicherkomparators, damit dieser das an seinem Eingang vorhandene Kurvenformsignal zu einem gegebenen Zeitpunkt wiederholt abtastet, bis in der Komparator-Integrator-Schleife ein Gleichgewichtszustand erreicht ist, und mit einer Rückkopplungsschleife zum Verbinden des Operationsverstärkerausgangs mit dem Referenzeingang

   -11-

   des Speicherkomparators zwecks Bildung der Komparator-Integrator-Schleife und zum zwangsweisen Hochsteuern des Referenzeingangssignals des Speicherkomparators auf einen Wert, der dem abgetasteten Wert der Kurvenform am Signaleingang des Speicherkomparators gleich ist, damit ein Gleichgewichtszustand hergestellt wird und die Komparator-Integrator-Schleife einschwingen und der im Gleichgewichtszustand vorhandene Wert abgelesen werden kann, wobei zur Verbesserung der Funktion der Komparator-Integrator-Schleifenanordnung die Verbindungseinrichtung eine Vorfiltereinrichtung aufweist, die zwischen den Ausgang des Speicherkomparators und den invertierenden Eingang des Operationsverstärkers eingeschaltet ist, 5 um Signalspitzen und dergleichen auszurunden, und mit einer Widerstandseinrichtung versehen ist, die zwischen die Vorfiltereinrichtung und den invertierenden Eingang des Operationsverstärkers geschaltet ist, um den Eingangsstrom zu diesem einzustellen und den Anstieg des Integrators zu steuern.

   25. Digitalisierer nach Anspruch 24, dadurch gekennzeichnet, daß der Speicherkomparator eine analoge Eingangsstufe und eine Ausgangsstufe aufweist, wobei

   „c die Speicherfunktion in der analogen Eingangsstufe

   stattfindet, die eine relativ mäßige Verstärkung und eine relativ große Bandbreite aufweist, damit Fortpflanzungsverzögerungen und Bandbreitenbeschränkungen in der Ausgangsstufe von großer Verstärkung im we- _n sentliehen eleminiert/und damit im wesentlichen kein Fehler in die Messgenauigkeit eingebracht wird, und wobei der Speicherfreigabeeingang Mittel zum Einrichten einer Anstiegsflankentriggerung des Abtast- und Speichervorgangs aufweist, damit die Öffnungszeit

   _,_ wesentlich herabgesetzt und der Betrieb des Systems weiter verbessert wird.

   / werden , -.

   — 1 i. —

   3438S74 · ; \

   26. Diqita 1isiorer nach Anspruch 24, dadurch gekennzeichnet, daß die Verbindungseinrichtung eine Niederhalte-Widerstandseinrichtung aufweist, die zwischen den Ausgang des Speicherkomparators und eine negative Spannungsquelle geschaltet ist.

   27. Digitalisierer nach Anspruch 24, dadurch gekennzeichnet, daß die Vorfiltereinrichtung einen ersten Filterwiderstand aufweist, von dem ein An-Schluß mit dem Speicherkomparatorausgang verbunden ist,

   die Widerstandseinrichtung mit einem zweiten Widerstand versehen ist, der mit dem ersten Widerstand

   in Reihe liegt, mit einem seiner Anschlüsse mit dem 15

   anderen Anschluß des ersten Widerstandes verbunden ist und mit seinem anderen Anschluß an den invertierenden Eingang des OP-Integrators angeschlossen ist, und

   ^2Ü die Vorfiltereinrichtung eine Filterkapazität aufweist, die zwischen die Verbindung des ersten und des zweiten Widerstandes und Masse geschaltet ist, wobei die kombinierte Wirkung des ersten und des zweiten Widerstandes und der Filterkapazität den Integrationsprozess insgesamt wesentlich verbessert und dessen Anwendung bei Einrichtungen von höherer Geschwindigkeit und dergleichen gestattet.

   28. Digitalisierungsvorrichtung nach Anspruch 27, gekennzeichnet durch eine zusätzliche Widerstandseinrichtung, deren Kombination zwischen den Ausgang des OP-Integrators und den Referenzeingang des Speicherkomparators geschaltet ist, um im wesentlichen Spitzen des Rcükkopplungssignals und dergleichen auszurunden, Schwingungen am Ausgang der OP-Integrators

   -13-

   3438S7A _i3 . χ : \ \ ^;

   zu verhindern, die erzeugt werden können, wenn der Speicherkomparator durch Abtastimpulse am Speicherfreigabeeingang getastet wird, und ein Klingeln zu verhindern.

   29. Digitalisierer nach Anspruch 28, dadurch gekennzeichnet, daß die Kombination der Filtereinrichtung und der Widerstandseinfichtung ausgestattet ist mit einem ersten Widerstand, von dem ein Anschluß an den Ausgang des OP-Integrators angeschlossen ist,

   einem zweiten Widerstand, der zwischen den anderen Anschluß des ersten Widerstandes und den Referenzeingang des Speicherkomparators geschaltet ist, um eine Rückkopplungsschleife zu bilden, und einer Kapazität, die zwischen die Verbindung des ersten und des zweiten Widerstandes und Masse geschaltet ist.

   30. Digitalisierer nach Anspruch 27, dadurch gekennzeichnet, daß die Rückkopplungsschleife ausgestattet ist mit einem Spannungsfolger, der mindestens einen Eingang aufweist, der an den Ausgang des Operationsverstärkers angeschlossen ist, um den Ausgang des OP-Integrators zwecks Vermeidung von Stromspitzen oder dergleichen zu puffern,

   einer Spannungsteilereinrichtung zum Einrichten eines Verstärkungsfaktors für die gesamte Komparator-Integrator-Schleife, und

   einer Filtereinrichtung zum weiteren Glätten des Rückkopplungssignals und zum Verbessern der Gesamtgenauigkeit des Integrierprozesses des Systems.

   gp- 31. Digitalisierer nach Anspruch 26, dadurch ge-

   -14-

   3438S74 ' ·; ·; ■ _:

   14 ■ "■"

   kennzeichnet, daß der Komparator ein Speicherkomparator ist und der Komparatorausgang ausgestattet ist mit

   einem ersten invertierenden Ausgang und einem zweiten nicht-invertierenden Ausgang, wobei eine erste der Verbindungseinrichtungen zwischen den invertierenden Ausgang des Speicherkomparators und den invertierenden Eingang des OP-Integratoirs geschaltet ist, eine zweite der Verbindungseinrichtungen zwischen den nicht-invextierenden Ausgang des Speicherkomparators und den nicht-invertierenden Eingang des OP-Integrators geschaltet ist und die beiden Verbindungseinrichtungen im wesentlichen identisch sind und jede eine E'iltereinrichtung aufweist, die an ihren jeweil igen Speicherkomparatorausgang angeschlossen ist, um das Ausgangssignal abzurunden, damit Signalspitzen und dergleichen verhindert werden, und

   einor Widerstandseinrichtung , die zwischen die FiI-tereinrichtung und einen korrespondierenden Operationsverstärker (OP)-Eingang geschaltet ist, um den Pegel des zu dem Integrator fließenden Stromes zwecks Festlegung des Integratoranstiegs einzustellen.

   32. Digitalisierer nach Anspruch 31, dadurch gekennzeichnet, daß jede der Filtereinrichtungen ein RC-Filter mit Mitteln zum selektiven Vergrößern bzw. Verkleinern der Werte von mindestens einem Widerstand und einer Kapazität aufweist.

   3. Diqitalisierer nach Anspruch 32, dadurch gekennzeichnet, daß die Widerstandseinrichtung eine Einrichtung zum selektiven Verändern des Wertes der Widerstandseinrichtung zwecks selektiver Steuerung des Integratoranstiegs aufweist.

   -15-

   3A38674 . \ ; · ... .- '

   34. Digitalisierer nach Anspruch 31, dadurch gekennzeichnet, daß die Filtereinrichtung einen ersten Filterwiderstand aufweist, der mit einer Klemme an den invertierenden Ausgang des Speicherkomparators angeschlossen ist, die Widerstandseinrichtung einen zweiten Widerstand aufweist, der mit einer Klemme an die andere Klemme des ersten Filterwiderstandes angeschlossen ist und mit der anderen Klemme an dem invertierenden Eingang des OP-Integrators liegt, und 10

   die Filtereinrichtung eine Kapazität aufweist, die zwischen die Verbindung des ersten und des zweiten Widerstandes und Masse geschaltet ist.

   35. Digitalisierer nach Anspruch 34, da d u r c h gekennzeichnet, daß zu dem ersten Filterwiderstand und zu dem zweiten Widerstand zur Veränderung von deren Wert jeweils selektiv weitere Widerstände parallel und/oder in Serie schaltbar sind und zu der Kapazität zwecks Veränderung von deren Wert weitere Kapazitäten selektiv parallel oder in Serie zuschal.tbar sind.

   36. Digitalisierer nach Anspruch 31, dadurch gekennzeichnet, daß die Rückkopplungsschleife eine Filtereinrichtung und eine Widerstandseinrichtung aufweist, die Signalspitzen und dergleichen im Rückkopplungspfad ausfiltern, Schwingungen am Ausgang des OP-Integrators verhindern, die auftreten können, wenn der Speicherkomparator durch Abtastimpulse am

   QQ Speicherfreigabeeingang geschaltet wird, den gesamten Ablauf des Integrationsprozesses begünstigen und ein Klingeln verhindern.

   37. Digitalisierer nach Anspruch 36, dadurch gegg kennzeichnet, daß die kombinierte Filtereinrichtung und die Widerstandseinrichtung ausgestattet sind

   -16-

   mi L (■ i nem ersten Widerstand, der mit einer Klemme an den Ausgang des OP-Integrators angeschlossen ist, einem zweiten Widerstand, der mit einer Klemme an die andere Klemme des ersten Widerstandes und mit seiner anderen Klemme an den Referenzeingang des Speicherkomparators angeschlossen ist, und einer zwischen die Verbindung des ersten und des zweiten Widerstandes und Masse geschalteten Kapazität.

   lü 38. Digitalisierer nach Anspruch 24, dadurch gekennzeichnet, daß die Rückkopplungsschleife einen OP-Spannungsfolger zum Puffern des Ausgangs des OP-lntegrators aufweist, der OP-Spannungsfolger mit einem invertierenden Eingang , einem nicht-invertierenden Eingang und einem OP-Spannungsfolger-Ausgang versehen ist, der OP-Integratorausgang an den nicht-invertierenden Eingang des OP-Spannungsfolgers angeschlossen ist und der invertierende Eingang des OP-Spannungsfolgers mit dem Ausgang des OP-Spannungsfolgers verbunden ist, die Rückkopplungsschleife des weiteren eine Spannungsteilereinrichtung aufweist,

   die zwischen den Ausgang des OP-Spannungs folgers

   und den Referenzeingang des Speicherkomparators geschal tot ist, um einen Verstärkungsfaktor an dem Referenzeingang des Speicherkomparators einzurichten.

   39. Digitalisierer nach Anspruch 38, dadurch gekennzeichnet, daß der Verstärkungsfaktor für die gesamte Komparator-Integrator-Schleife etwa 10 ist,

   3Q wobei die Rückkopplungsschleife eine Filtereinrichtung zum weiteren Ab- oder Ausrunden von Signalspitzen in der Rückkopplungsschleife aufweist, die Spannungsteilereinrichtung und die Filtereinrichtung mit einem ersten,eine Mehrfachfunktion erfüllenden

   3g Widerstand versehen sind, von dem eine Klemme an den Ausgang dor OP-Spannungsfolgeeinrichtung ange-

   -17-

   schlossen ist und der andere Anschluß mit dem Referenzeingang des Speicherkomparators verbunden ist, ein Spannungsteilerwiderstand zwischen afer zweite«Klemme des die Mehrfachfunktion aufweisenden Widerstandes und Masse liegt und zu dem Spannungsteilerwiderstand eine Kapazität parallelgeschaltet ist.

   40. Digitalisierer nach Anspruch 1 zum genauen Messen verschiedener Parameter an einem Prüfling, z.B. der Einschwingzeit eines schnellen Digital-Analog-Wandlers, gekennzeichnet durch einen Digitalrechner zum Speichern digitalisierter Abtastwerte , zum programmierten Verarbeiten und Analysieren der abgetasteten Werte und zum Liefern von programmgesteuerten Befehlen zur Steuerung des Meßprozesses,

   eine Einrichtung zum Erzeugen eines die Prüfung anregenden Signales (test stimulus),

   eine Polaritätswähleinrichtung, die auf den Teststimulus und einen ersten Rechnerbefehl anspricht und ein Polaritätswählsignal zum selektiven Schalten der zu prüfenden Einrichtung (Prüfling) auf Null und vollen Endwert erzeugt,J"eine TTL/ECL-Übersetzungseinrichtung zum Umsetzen des Polaritatswah1 signalos in einen ECL-Wert zum Betreiben des Prüflings derart, daß er ein Kurvenformsignal abgibt,

   gO eine Verzögerungsleitung ,die Eingangsdaten von dem Digitalrechner empfängt und auf den Te.st_stimulus anspricht , um die Anstiegsflanke des flusgangssignals der Verzögerungsleitung in einen positiven Impuls umzuwandeln, und

   -18-

   eine auf den positiven Impuls ansprechende Einrichtung zum Erzeugen eines Komparator-Abtastsignals,

   wobei die Komparatoreinrichtung eine Komparator-Integrator-Schleife aufweist, die ausgestattet ist mit einem Speicherkomparator, der einen Signaleingang zum Empfangen des von dem Prüfling gelieferten Kurvenformsignals, einen Referenzeingang, einen Speicherfrei gabeeingang, einen nicht-invertierenden Ausgang und einen invertierenden Ausgang aufweist, einem Operatiosnverstärker, der einen invertierenden Eingang, einen nicht-invertierenden Eingang und einen Operationsverstärkerausgang hat und mit einer integrierenden Kapazität, die zwischen den invertierenden Eingang und den Ausgang des Operationsverstärkers geschaltet ist, um einen OP-Integrator zu bilden, wobei der Ausgang des Integrators zu dem Referenzeingang des Speicherkomparators zurückgeführt ist, um die Komparator-Integrator-Schleife zu bilden, die Schleife auf das dem Signaleingang des Speicherkomparators'.zugeführte abzutastende Kurvenformsignal und die dem Speicherfreigabeeingang zur selektiven Steuerung der Abtastung des Eingangskur venformsignales zu vom Rechner gesteuerten Zeitpunkten anspricht, die Komparator-Integrator-Schleife das rückgeführte Signal am Referenzeingang des Speicherkomparators zwingt , einen Wert anzunehmen, der dem Wert des abgetasteten Kurvenformsignals am Signaleingang des Speicherkomparators gleich ist,

   OQ bis ein Gleichgewichtszustand hergestellt ist und die Schleife einschwingt, u.id

   durch eine Analog-Digital-Wandlereinrichtung , die auf zweite Rechnerbefehle anspricht und den Endwert, oc der sich eingestellt hat, wenn die Schleife eingeschwungen ist, abliest und in ein digitales Äquiva-

   • -19-

   lent von diesem umwandelt und das digitale Abtastsignal zwecks Speicherung und anschließender Signalverarbeitung oder dergleichen an den Digitalrechner überführt.

   41. Digitaliserer nach Anspruch 40, dadurch gekennzeichnet, daß die Einrichtung zum Erzeugen des Test„stimulus einen Taktgeber aufweist.

   42. Digitalisierer nach Anspruch 41, dadurch gekennzeichnet, daß der Taktgeber einen spannungsgesteuerten Oszillator , der ein erstes Taktsignal erzeugt, und ein Flip-Flop aufweist, das auf das erste Taktsignal anspricht und ein zweites Taktsignal erzeugt.

   43. Digitalisierer nach Anspruch 40, dadurch gekennzeichnet, daß die Polaritätswähleinrichtung eine Einrichtung mit mindestens einem logischen exklusiven ODER-Gatter aufweist.

   44. Digitalisierer nach Anspruch 40, d a, d u r c h gekennzeichnet, daß die TTL/ECL-Übersetzungseinrichtung einen TTL-ECL-Übersetzer, eine mit dem Ausgang dos Übersetzers verbundene Speichereinrichtung, einen mit dem Ausgang der Speichereinrichtung verbundenen Puffer, und ein Pegelverschiebungsnetzwerk aufweist, das mit einer Vielzahl von pegelverschiebonden Widerstandskreisen am Ausgang des Puffers versehen ist.

   45. Digitaliserer nach Anspruch 44, dadurch gekennzeichnet, daß der Prüfling ein Digital-Analog-Konverter mit 12-Bits ist, wobei jeder Eingang bis auf den Bit-Eingang von höchster Wertigkeit einen

   gg der pegelverschiebenden Widerstandskreise aufweist, und die Bit-Position des Prüflings, die die größte

   -20·

   Wertigkeit aufweist, das Polaritätswählsignal zum selektiven Schalten des Prüflings unter Befehlen von dem Digitalrechner empfängt.

   46. Digitalisierer nach Anspruch 40, dadurch gekennzeichnet, daß die Verzögerungsleitungseinrichtung eine programmierbare Verzögerungsleitung von 8 Bit aufweist.

   47. Digitalisierer nach Anspruch 40, d a du r c h gekennzeichnet, daß die Differenziereinrichtung ausgestattet ist mit einem logischen NAND-Gatter , das einen ersten und einen zweiten Eingang und einen NAND-Gatterausqang hat, einem ersten Inverter, der an den Ausgang der Verzögerungsleitungseinrichtung angeschlossen ist und einen Inverterausgang hat, der mit dem Eingang des ersten NAND-Gatters verbunden ist, der zweite Eingang des NAND-Gatters direkt an den Ausgang der Verzögerungsleitungseinrichtung angeschlossen ist, und mit einem zweiten Inverter, dessen Eingang an den Ausgang des NAND-Gatters angeschlossen ist und dessen Ausgang zur Erzeugung eines Abtastimpulses dient.

   48. Digitalisierer nach Anspruch 47, gekennzeichnet durch eine Widerstandseinrichtung zum Übersetzen des Abtastimpulssignals auf ECL-Niveau zwecks Verwendung als Komparatortastsignal.

   49.. Digital iserer nach Anspruch 40, dadurch gekennzeichnet, daß die Komparator-Integrator-Schleifenanordnu«^ eine in den Rückkopplungsweg eingeschaltete Rückkopplungsverbindungseinrichtung aufweist, die mit einer T-Filtereinrichtung versehen ist, die Störungen verhindert, die durch das Schalten des

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   21 ' ""

   Speicherkomparators bei jedem Komparatortastsignal und durch das Schalten am Signaleingang bedingt sind.

   50. Digitaliserer nach Anspruch 40, dadurch gekennzeichnet, daß die Komparator-Integrator-Schleifenanordnung eine in den Rückkopplungspfad geschaltete Verbindungseinrichtung aufweist, die versehen ist mit einem Operationsverstärker-Spannungsfolger, einer Spannungsteilereinrichtung und einer Filtereinrichtung, wobei die Kombination aus dem Operationsverstärker-Spannungsfolger, der Spannungsteilereinrichtung und der Filtereinrichtung die Störungen am OP-Integratorausgang eleminiert, die gewöhnlich durch das Schalten des Speicherkomparators durch die

   IQ das Abtasten des Eingangssignals steuernden Komparatortastsignale erzeugt werden, im wesentlichen Signalspitzen wegrundet, einen Verstärkungsfaktor für die gesamte Komparator-Integrator-Schleife festlegt und den Rückkopplungspfad zur weiteren Begünstigung des

   2Q Systembetriebs und zur Verbesserung der'Genauigkeit puffert.

   51. Digitalisierer nach Anspruch 50, d a du r c h gekennzeichnet, daß die OP-Spannungsfolgereinrichtung

   2g einen Operationsverstärker mit einem invertierenden Eingang, einem nicht-invertierenden Eingang und einem Ausgang aufweist, wobei der invertierende Eingang ölet· OP-Spannungsfolgereinrichtung direkt mit dem Integratorausgang verbunden ist und der nicht-invertic-

   »„ rende Eingang der OP-Spannungsfolgereinrichtung direkt an den Verstärkerausgang angeschlossen ist, dip Spannungsteilereinrichtung zwischen den Ausgang der OP-Spannungsfolgereinrichtung und den Referenzeingang des Speicherkomparators geschaltet ist und die Filtereinrichtung ebenfalls zwischen den Ausgang der

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   OJ'-Spannungstolyereinrichtung und den Referenzeingang des Speicherkoraparators eingefügt ist.

   ^r-)2. Diqitalisierer nach Anspruch 40, gekennzeichnet durch eine erste Einrichtung zum Verbinden des invertierenden Eingangs des Speicherkomparators mit dem invertierenden Einqanq des OP-Integrators_f

   eine zweite Einrichtung zum Verbinden des nicht-in-„ vertierende Ausqangs des Speicherkomparators mit dem nicht-invertierenden Einqanq des OP-Inteqrators, und

   eine modifizierte T-Filtereinrichtung in der ersten und in der zweiten Verbindungseinrichtung zum Ausfiltern von Signalspitzen , zum Einstellen des Niveaus des integrierenden Stromes sowie zur Steuerung des Inteqratoranstieqs und zum Beqünstiqen der Gesamtqenauiqkeit des Systems , damit auch schnelle Einrichtunqen prüfbar sind.

   ²^ 53. Diqitalisierunqsvorrichtunq gemäß Anspruch 52, d adu r c h gekennzeichnet, daß jede der modifizierten T-Filtereinrichtunqen ausgestattet ist mit einem ersten Vorfilterwiderstand, von dem eine erste Klemme mit dem Komparatorausqanq verbunden ist, einem zweiten Widerstand , von dem eine erste Klemme mit dem invertierenden Einqanq des OP-Inteqrators verbunden ist, einer Einrichtung zum qeqenseitiqen Verbinden der zweiten Klemmen des ersten und des zweiten Widerstandes, und mit einer Vorfilterkapazität, die zwischen die zweite Klemme des ersten und des zweiten Widerstandes und Masse geschaltet ist.

   54. Diqitalisierer nach Anspruch 53,dadurch qe-

   kennzeichnet, daß die erste Verbidnunaseinrichtunq 3b und die zweite Verbindunqseinrichtunq jeweils einen

   -23-

   zwischen den korrespondierenden Ausgang des Speicherkomparators und eine negative Spannungsquelle geschalteten Widerstand zum Herabziehen des Wertes des Ausgangssignals aufweisen.

   55. Digitalisierer nach Anspruch 52, dadurch gekennzeichnet, daß jede modifizierte T-Filtereinrichtung eine erste Widerstandseinrichtung , eine zweite Widerstandseinrichtung und eine kapazitive Einrichtung aufweist, von denen jede zwecks Optimierung der Leistungsfähigkeit des Systems selektiv veränderbar eingerichtet sein kann.

   56. Digitalisierer nach Anspruch 52, dadurch gekennzeichnet, daß jede modifizierte T-Filtereinrichtung einen dritten, einen vierten, einen fünften und einen sechsten Widerstand sowie eine zweite und eine dritte Kapazität aufweist, wobei der Digitalisierer des weiteren ausgestattet ist, mit einer ersten Schalteinrichtung zum Zuschalten des dritten Widerstandes in Reihe zu dem ersten Widerstand, einer zweiten Schalteinrichtung zum Zuschalten des vierten Widerstandes parallel zu dem ersten Widerstand, einer dritten Schalteinrichtung zum Zuschalten des fünften Widerstandes in Reihe¹ zu dem zweiten Widerstand, einer vierten Schalteinrichtung zum Zuschalten des sechsten Widerstandes parallel zu dem zweiten Widerstand, einer fünften Schalteinrichtung zum Zuschalten der zweiten Kapazität parallel zu der ersten Kapazität und einer sechsten Schalteinrichtung zum Zuschalten der dritten Kapazität in Reihe zu der ersten Kapazität, wodurch irgendwelche und alle Parameterwerte der T-Filtereinrichtung in dem ersten und in dem zweiten Verbindungsweg selektiv durch Zuschalten zusätzlicher Widerstands- und Kapazitäts-

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   ΐ wortc in Reihe odor parallel selektiv verändert
   werden können.

   57. Digitalisierer nach Anspruch 56, dadurch
   gekennzeichnet, daß von dem dritten , vierten ,

   fünften und sechsten Widerstand und von der zweiten und der dritten Kapazität mindestens
   einer bzw. eine selektiv veränderbar ist.

   58. Digitalisierer nach Anspruch 57, dadurch gekennzeichnet, daß jede Schalteinrichtung durch vom Rechner erzeugte Befehle steuerbar ist.

   59. lDiyitadiisierer nach Anspruch 49, dadurch gekennzeichnet, daß der Speicherfreigabeeingang des Speicherkomparators einen Widerstand aufweist, der zwischen den Komparatortastsignaleingang und eine negative Spannungsquelle geschaltet ist.

   60. Digitalisierer nach Anspruch 40/ gekennzeichnet

   durch eine die Test_stimulus-Signale an die TTL-ECL-Übersetzereinrichtung anschließende Verzögerungseinrichtung zum Erzeugen einer Zeitverzögerung zur automatischen Kompensation von Abtastverzögerungen und dergleichen.

   61. Digitaliserer nach Anspruch 60, dadurch gekennzeichnet, daß die Verzögerungseinrichtung mehrere in Reihe geschaltete Inverter aufweist, die

   zwischen den Teststimulus-Ausgang und einen Eingang der Übersetzereinrichtung geschaltet sind.

   62. Digitaliserer nach Anspruch 40, dadurch gekennzeichnet, daß die Analog-Digital-Konvertereinrichtung ein programmierbares Voltmeter aufweist.

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   63. Digitalisierer nach Anspruch 40, gekennzeichnet durch eine Einrichtung mit einem IEEE488 Instrumentenbus, die den Ausgang des Analog-Digital-Wandlers zur Überführung von digitalisierten Werten des abgetasteten Kurvenformsignals zwecks Speicherung, Verarbeitung ,Analyse und dergleichen mit dem Digitalrechner verbindet.

   64. Digitalisierer nach Anspruch 1, gekennzeichnet durch eine Einrichtung zum dynamischen Prüfen eines schnellen Tastspeicherverstärkers zum Messen von Parametern wie der Übernahmezeit , der Apertur-Verzögerung, der Einschwingzeit zwischen Tasten und Speichern, der Glitch-Amplitude, der Slewrate, des Offsets zwischen Tasten und Speichern, der Störunterdrückung im Haltezustand , der Anstiegszeit und dergleichen, die versehen ist mit

   einem Digitalrechner zum Speichern von Prüfwerten und programmierten Erzeugen von Rechnerbefehlen und zur programmgesteuerten Verarbeitung und Analyse von Prüfmessungen und dergleichen, wobei der Digitalrechner ein Steuerwort von 16 Bit für die Verzögerungswahl liefert, das für den exakten Wert der gewünschten Verzögerung bezeichnend ist,

   einer Einrichtung zum Erzeugen von Taktsignalen für die Einstellung von "n" groben Verzögerungseinstellungen von Null bis "m" NanosekundenBauer, 30

   einem Binärzähler von 8 Bit zum Zählen der erzeugten Taktsignale und zum Speichern des Zählergebnisses ,

   einerGrößen-Komparatoreinrichtung in der Komparator-

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   26 -- .. ._■

   Anordnung zum Vergleichen des in dem Binärzähler gespeicherten Zählergebnisses mit den oberen 8 Bits des 16 Bit umfassenden Ausgangs-Steuerwortes für die Verzögerungswahl aus dem Digitalrechner, wobei

   b der Größen-Komparator auf Gleichheit der beiden Zahlen anspricht und ein "HIGH"-Gleichheitssignal 1 icfort,

   einer programmierbarenVerzögerungsleitung zum Speichern der unteren 8 Bits des 16-Bit-Rechnersteuerwortes für die Befehlswahl, wobei die programmierbare Verzögerungsleitung auf die Anstiegsflanke des "HT.GH"-Gleichheitssignals des !Comparators anspricht, um das rechnergleiche "HIGH"-Signal für die Grobverzögerung unter Verwendung der unteren 8 Bits des gespeicherten Steuerwortes von 16 Bit für die Verzögerungswahl mit einer Feinverzögerungseinstellung zu beaufschlagen und einen hierfür bezeichnenden Rechner-Verzögerungsbefehl ^u erzeugen,
   wobei ferner

   eine auf den Rechnerverzögerungsbefehl ansprechende Differenziereinrichtung zum Bilden eines relativ schmalen, positiven Impulses, eine"pull-down"-Einrichtung zum Umsetzen des relativ schmalen, TTL-Niveau aufweisenden positiven Impulses auf ein entsprechendes ECL-Niveau und zum Erzeugen eines Komparator-Tastsignales, ein Verschieberegister zum Dividieren der Frequenz des Taktsignales zwecks Erzeugung eines ersten Teststimulus-Rechteckesigna Ih , das eine Periode von "x" Mikrosekunden aufweist, und eines zweiten Verschieberegistersignals, dass um "y" Nanosekunden verzögert ist, eine Einrichtung zum Verzögern des ersten Teststimulus-Rechtecksignals, eine auf das verzögerte erste

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   Teststimulus-Rechtecksignal und auf einen ersten Befehl des Digitalrechners ansprechende Einrichtung zum Erzeugen eines Rechteck-Polaritätswählbefehles,

   eine auf den Polaritätswählbefehl ansprechende, schnell einschwingende Rechteckwellen-Generatoroinrichtung zum Umwandeln der TTL-Signalsniveaus und zum Liefern eines Rechtecksignals von +5 Volt zum dynamischen Betreiben des Tastspeicherprüflings,

   ¹^ wobei die Rechteckwellen-Generatoreinrichtung auf einen dritten Befehl des Digitalrechners anspricht, um den Teststimulus-Signalen zu folgen, diese zu invertieren und diese zu ignorieren zwecks Erzeugung eines Gleichstromsignals von 5 Volt zur Beobachtung des Signales vom endgültigen abgetasteten Wert,

   eine HPS (hold polarity select)-Einrichtung, die auf das zweite Verschieberegistersignal und einen vierten Digitalrechnerbefehl anspricht und ein HPS-Signal erzeugt,' das abhängig von dem dritten Digitalrechnerbefehl nicht invertiert, invertiert und ignoriert werden kann und an den Halte- oder Speichereingang des Tastspeicherverstärker-Prüflings angelegt wird, um diesen mit den Teststimuli zu beaufschlagen,

   eine mehrere Komparator-Integrator-Schleifen aufweisende Ausgangseinrichtung zum Integrieren verschiedener Formen der abgetasteten Werte und zum Erzeugen eines Endwertsignales, das für einen dieser abgetasteten Werte bezeichnend ist,und eine auf mindestens einen fünften Rechnerbefehl ansprechende Einrichtung zum Ablesen des ausgewählten Endwertes und /.um Umwandeln desselben von analoger in digitale

   -28-

   Form zwecks Speicherung und weiterer Verarbeitung in dor Digitalrechnereinrichtung vorgesehen sind.

   65. Digitaliserer nach Anspruch 64, dadurch gekennzeichnet, daß die Ausgangseinrichtung versehen ist mit

   einer ersten "Eingang "-Komparator-Integrator-Schleife,
   10

   einer zweiten "Fehler"-Komparator-Integrator-Schleife,

   einer dritten "Ausgang"-Komparator-Integrator-Schleife,

   einer vierten" Komparator halten"-Speicherkomparatoreinrichtung,

   woboi jede der Schleifen und die Komparatoreinrichtung einen Speicherkomparator mit einem Signaleingang zum Empfangen eines Testparametersignales, einem Referenzeingang, einem Speichertreigabeeingang einem invertierenden Ausgang und einem nicht-invertierenden Ausgang aufweist,

   einem ersten "Eingang"-Operationsverstärker,

   einem zweiten "Fehler"-Operationsverstärker, einem dritten "Ausgang"-Operationsverstärker, wobei der erste, der zweite und der dritte Operationsverstärker jeweils einen invertierenden Eingang, einen nicht-invertierenden Eingang, eilten Integratorausgang und eine integrierende Kapazität aufweisen, die zwischen den invertierenden Eingang und don Tntoqratorausgang geschaltet ist, um einen

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   29 ' "

   OP-Integrator zu bilden,

   einer ersten, zweiten und dritten Einrichtung zum Verbinden des invertierenden Ausgangs der ersten bzw. zweiten bzw. dritten Speicherkomparatoreinrichtung mit dem entsprechenden invertierenden Eingang des ersten bzw. zweiten bzw. dritten OP-Integrators,

   einer ersten, zweiten und dritten Einrichtung zum Verbinden des nicht-invertierenden Ausgangs der ersten bzw. zweiten bzw. dritten Speicherkomparatoreinrichtung mit dem entsprechenden nicht-invertierenden Eingang des ersten bzw. zweiten bzw. dritten OP-Integrators,

   ersten, zweiten und dritten Rückkopplungs-oder Rückführungspfaden oder -Schleifen zum Verbinden des Integratorausgangs des ersten bzw. zweiten bzw. dritten OP-Integrators mit dem Referenzeingang der ersten bzw. zweiten bzw. dritten Speicherkomparatoreinrichtung zwecks Bildung der ersten bzw. zweiten bzw. dritten Komparator-Integrator-Schleife,

   wobei der Speicherfreigabeeingang der ersten, bzw. zweiten bzw. dritten, bzw. vierten Speicherkomparatoreinrichtung die Komparatortastsignale zum Abtasten des am jeweiligen Komparatoreingang anliegenden Kurvenformsignals empfängt, der erste , zweite und dritte OP-Integrator jeweils den abgetasteten Wert integriert und die erste bzw. zweite bzw. dritte Schleifeneinrichtung jeweils den integrierten abgetasteten Wert an den Referenzeingang des entsprechenden ersten, bzw. zweiten, bzw. dritten Speicherkomparators zurückführt, die erste, zweite, und dritte Komparator-Integrator-Schleife

   -30-

   30 -

   joweilu das am Referenzeingang anliegende Integratorrückkopplungssignal zwangsweise auf einen Wert bringt, der dem am Signaleingang der entsprechenden ersten bzw. zweiten bzw. dritten Speicherkomparatoreinrichtung anliegenden Wert des abgetasteten Signals gleich ist, bis ein Gleichgewichtszustand hergestellt ist, wenn der Integratorausgang um den abgetasteten Wert schwingt' und die erste bzw. zweite bzw. dritte Schleife einschwingt, 10

   wobei ferner der Tastspeicherverstärker-Prüfling einen Analog-Eingang, einen Analog-Ausgang einen Halteeingang und einen invertierten Halteeingang aufweist,

   ferner mit einer vierten Einrichtung zum Anschliessen des Rechteckwellensignals an den analogen Signaleingang des Tastspeicher-Prüflings,

   einer fünften Einrichtung zum Anschließen eines aus dem Tast/Speicher-Prüfling abgeleiteten Knotenpunktes für die Fehlersummierung an den Signaleingang der zweiten Speicherkomparatoreinrichtung,

   einersechsteflEinrichtung zum Anschließen des Ausgangs des Tast/Speicher-Prüflings an den Signaleingang der dritten Speicherkomparatoreinrichtung, und

   einer siebenten Einrichtung zum Anschließen des HPS-Signals an den Eingang der vierten Speicherkomparatoreinrichtung .

   66. Digitalisierungsvorrichtung nach Anspruch 65, d adurch gekennzeichnet, daß die Einrichtung zum

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   Wählen des endgültigen Wertes einen Analogmultiplexer mit einem ersten, einem zweiten, einem dritten und einem vierten Eingang aufweist, die jeweils an den Ausgang des ersten OP-Integrators bzw. zweiten OP-Integrators bzw. OP-Integrators bzw. der vierten Speicherkomparatoreinrichtung angeschlossen sind, wobei der Analogmultiplexer auf einen fünften Digitalrechnerbefehl, der besagt, welcher der Ausgangsendwerte zu einem gegebenen Zeitpunkt für die Analog-Digital-Umsetzung auszuwählen ist, anspricht.

   67. Digitalisierer nach Anspruch 66, dadurch gekennzeichnet, daß die Analog-Digital-Wandlereinrichtung ein programmierbares Voltmeter zum Umwandeln eines einen ausgewählten Endwert bezeichnenden analogen Eingangssignales in ein digitales Äquivalent von diesem aufweist.

   68. Digitalisierer nach Anspruch 67, gekennzeichnet durch einen IEEE 488-Instrumentenbus zu.n Übertragen des digitalen Äquivalents des Ausgangsendsignales vom Ausgang des programmierbaren Voltmeters in den Digitalrechner.

   69. Digital isierer nach Anspruch 65, dadurch gekennzeichnet, daß die erste, die zweite und d!.e dritte Rückkopplungsschleife jeweils eine T-Filtereinrichtung aufweisen, die Schwingungen an dem

   QQ Ausgang des jeweiligen OP-Integrators verhindert, die durch das Schalten des betreffenden Speicherkcmparators beim Abtasten verursacht werden könnten, die ferner ein Klingeln verhindert und die Signalspitzen in der Rückkopplungsschleife wegrundet.

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   32 ·· "

   70. Digitalisierer nach Anspruch 69, dadurch gekennzeichnet, daß die T-PiItereinrichtung versehen ist mit einem ersten Filterwiderstand , von dem eine erste Klemme an den Eingang eines entsprechenden OP-Integrators angeschlossen ist, einem zweiten Widerstand, von dem eine Klemme mit dem Referenzeingang einer entsprechenden Speicherkomparatoreinrichtung verbunden ist, wobei die zweiten Klemmen des ersten und des zweiten Widerstandes miteinander verbunden sind, und mit einer Kapazität , die zwischen der Verbindung der zweiten Klemme des ersten und des zweiten Widerstandes und Masse liegt.

   71. Digitalisierer nach Anspruch 65, dadurch gekennzeichnet, daß die erste, zweite und dritte Einrichtung zum Verbinden des invertierenden Ausgangs der ersten, zweiten und dritten Speicherkomparatoreinrichtung mit dem invertierenden Eingang des orston bzw. zweiten bzw. dritten Operationsverstärkers üowie die erste, zweite und dritte Einrichtung zum Verbinden des nicht-invertierenden Ausgangs der ersten, zweiten und dritten Speicherkomparator-Einrichtung mit dem nicht-invertierenden Eingang des ersten bzw. zweiten bzw. dritten Operationsverstärkers jeweils eine modifizierte T-Filtereinrichtung aufweist, die Signalspitzen abrundet oder wegglättet und den Strom zu dem Integrator steuert, um dessen Anstieg festzulegen, wodurch die Genauigkeit der ersten , zweiten und dritten Komparator-Integra-

   QQ tor-Schleife vergrößert wird.

   72. Digitalisierer nach Anspruch 71, d a du r c h gekennzeichnet, daß jede der modifizierten T-Filtereinrichtungen versehen ist mit einem ersten Wider-

   Q^ stand, dor mit einer Klemme an einen Ausgang der ersten, zweiten und dritten Speicherkomparatorein-

   -33-

   richtung angeschlossen ist, und mit einem zweiten Widerstand, der mit einer Klemme an den invertierenden Eingang des ersten bzw. zweiten bzw. dritten Operationsverstärkers angeschlossen ist, wobei die anderen Klemmen des ersten und des zweiten Widerstandes zusammengeschaltet sind und zwischen dieser Verbindung und Masse eine Kapazität liegt.

   73. Digitalisierer nach Anspruch 64, dadurch gekennzeichnet, daß die Differenziereinrichtung einen ersten Inverter aufweist, dessen Eingang mit dem Ausgang der Verzögerungsleitung von 8 Bit angeschlossen ist und dessen Ausgang mit einem Eingang eines NAND-Gatters verbunden ist, dessen zweiter Eingang mit dem Ausgang der 8-Bit-Verzögerungsleitung verbunden ist und dessen Ausgang an dem Eingang eines zweiten Inverters liegt, dessen Ausgang das relativ schmale positive Impulssignal erzeugt.

   74. Digitalisierer nach Anspruch 73, dadurch gekennzeichnet, daß die Pegelverschiebeeinrichtung eine Einrichtung zum Übersetzen des auf TTL-Pegel liegenden positiven Impulses vom Ausgang der Differenziereinrichtung in ein entsprechendes, auf ECL-Niveau liegendes Signal zum Erzeugen des Komparatortast- oder Abtastsignales aufweist, welche versehen ist mit einem ersten Widerstand, von dem eine Klemme mit dem Ausgang des zweiten Inverters verbunden ist und dessen andere Klemme an den Speicherfreigabeeingang einer jeden Speicherkomparatoreinrichtung angeschlossen ist, ferner mit einem zweiten Widerstand, von dem eine Klemme zwischen der ersten Klemme des ersten Widerstandes und dem Ausgang des zweiten Inverters angeschlossen ist und dessen zweite Klemme an einer Spannungs-

   -34-

   quelle von +5 Volt liegt, und mit einem dritten Widerstand, von dein eine Klemme an die zweite Klemme des ersten Pegelverschiebe-Widerstandes angeschlossen ist und dessen andere Klemme an einer Spannungsquelle von -5 Volt liegt, so daß Komparator.jbtastsignale , die auf ECL-Niveau liegen, ausgegeben werden.

   75. Digitalisierer nach Anspruch 64, dadurch gekennzeichnet, daß die Einrichtung zum Erzeugen der Rechteck-Polaritätswählsignale versehen ist mit einem ersten, einem zweiten und einem dritten logischen NAND-Gatter, die jeweils zwei Eingänge und einen Ausgang aufweisen, einem vierten logischen NAND-Gate mit drei Eingängen und einem Ausgang und mit einem Inverter mit einem Eingang und einem Ausgang, wobei ein Eingang des ersten, des zweiten und des dritten NAND-Gatters einen Rechnerbefehl von der digitalen Steuereinrichtung zum prog.rammierbaren Wählen der Polarität des Ausgangssignales des Rechteck-Genrators empfängt, der zweite Eingang zum ersten NAND-Gate und der Eingang zum Inverter von der Verzögerungseinrichtung an dem Ausgang der Verschieberegistereinrichtung abgenommen ist und der zweite Eingang des dritten NAND-Gatters einen zweiten Rechnerbefehl von der digitalen Rechnereinrichtung empfängt, die Ausgänge des ersten, zweiten und dritten NAND-Gatters jeweils an den ersten bzw. zweiten bzw. dritten Eingang des vierten NAND-Gatters angeschlossen sind, dessen Ausgang das Generatoreingangssignal zum Festlegen der Polarität des von der Rechteckwellen-Generatoreinrichtung erzeugten Rechteck-Signales liefert.

   76. Digitalisierer nach Anspruch 64, dadurch

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   gekennzeichnet, daß die Einrichtung zum Erzeugen der Wählsignale für die Haltepolarität (HPS-Signale) ein erstes, ein zweites und ein drittes logisches NAND-Gatter mit je zwei Eingängen und einem Ausgang und einen ersten und einen zweiten Inverter mit je einem Eingang und einem Ausgang aufweist, wobei der Eingang des ersten Inverters ein verzögertes Schieberegistersignal empfängt und der Ausgang des ersten Inverters mit dem ersten Eingang des ersten NAND-Gatters und dem Eingang des zweiten Inverters verbunden ist und der zweite Eingang des ersten NAND-Gatters an die digitale Rechnereinrichtung angeschlossen ist, um einen programmierten Befehl zum Festlegen der Haltepolarität zu empfangen,

   der erste Eingang des zweiten NAND-Gatters mit dem ausgang des zweiten Inverters verbunden ist und der zweite Eingang des zweiten NAND-Gatters einen zweiten Rechnerbefehl von der digitalen Rechnereinrichtung empfängt, und

   die Ausgänge des ersten und des zweiten logischen NAND-Gatters mit dem ersten bzw. zweiten Eingang des dritten logischen NAND-Gatters verbunden sind, dessen Ausgang über eine Verzögerungs-I-nvertereinrichtung mit dem Halteeingang des Tastspeicherverstärker-Prüflings verbunden ist, um das Haltepolaritäts-Wählsignal an diesen zu liefern.

   77. Digitalisierungsvorrichtung nach Anspruch 64, dadurch gekennzeichnet, daß die Einrichtung zum Erzeugen der Wählsignale für die Haltepolarität ein erstes, ein zweites und ein drittes logisches NAND-Gatter jeweils mit zwei Eingängen und einem Ausgang sowie einen ersten und einen zweiten Inverter jeweils mit einem Eingang und einem Ausgang

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   aufweist, wobei der Eingang des ersten Inverters ein verzögertes Schieberegistersignal empfängt und der Ausgang des ersten Inverters mit dem erst_en Eingang des ersten NAND-Gatters verbunden ist, der zweite Eingang des ersten NAND-Gatters an die digitale Rechnereinrichtung angeschlossen ist und einen programmierten Befehl zum Festlegen der Haltepolarität empfängt,

   der erste Eingang des zweiten NAND-Gatters mit dem Eingang des ersten Inverters verbunden ist und der zweite Eingang des zweiten NAND-Gatters einen zweiten Rechner-befehl von der digitalen Rechnereinrichtung empfängt und

   die Ausgänge des ersten und des zweiten logischen NAND-Gatters mit dem ersten bzw. zweiten Eingang des dritten logischen NAND-Gatters verbunden sind, dessen Ausgang über eine VErzögerungs-Invertereinrichtunq fin don Halteeingang des Tastspeicherverstärker-Prüflings angeschlossen ist, um das Haltepolaritäts-Wählsignal an diesen,zu liefern.

   78. Digitalisierer nach Anspruch 64, gekennzeichnet durch eine an die Eingänge und die Ausgänge des Tastspeicherverstärker-Prüflings angeschlossene Schalteinrichtung zum programmierbaren wählen von Schaltpositionen unter Rechnerbefehlen von der digitalen Steuereinrichtung zum Eingeben und Ausgeben verschiedener Signale an diesen.

   79. Abtastendes Kurvenform-Digitalisierungsverfahren zum

   Prüfen der von elektronischen Einrichtungen erzeugten Kurvenformen gemäß Anspruch 1, dadurch gekennzeichnet, daß eine Quelle eines zu prüfenden Kurvenformsignales vorgesehen wird,

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   eine Kurvenformabtasteinrichtung zum automatischen Wählen des gewünschten Abtastpunktes eines Kurvenformsignals zu einer bestimmten Zeit dieses Signales und zum Messen des Wertes des Kurvenformsignales vorgesehen wird, und

   die Kurvenformabtasteinrichtung eine Komparatoreinrichtung zum Vergleichen des·Kurvenformsignales am Abtastpunkt mit einem Referenzsignal aufweist und mit einer Rückkopplungseinrichtung versehen ist, die zwischen einen Ausgang und einen Eingang der Komparatoreinrichtung geschaltet ist, um das Referenzsig nal für die Komparatoreinrichtung zu schaffen.