JP2504018B2 - 入力回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロコンピュータなどのデータ処理装
置に接続または内蔵される入力回路に関し、特にアナロ
グ電位を比較してロジック信号に変換する回路の異常動
作を防止する制御に関する。

従来の技術 データ処理装置で、例えばキーボードからの信号を扱
う場合、その信号の電位は一般のロジック信号とは異な
ることが多く、信号電位をデータ処理装置のプログラム
で設定したスレシュホールド電位とアナログ比較して、
ロジック信号に変換するかいろを通して信号が読み取ら
れる。

第６図にブロック構成を示す日本電気株式会社製μPD
7809等最近のデータ処理装置では、単一の集積回路チッ
プ上に上記入力機能を内蔵するものが増えている。図示
の装置では、この入力機能をコンパレータ・ポート30と
呼んでおり、その回路構成を第７図に示す。コンパレー
タ・ポート30においては、スレシュホールド電位を発生
するための抵抗ラダー32のタップを、モード・レジスタ
34に設定された値に応じてアナログ・マルチプレクサ36
が切り換えて出力することにより比較電圧を発生する。
アナログ回路のコンパレータ38が、端子PT0〜PT7に入力
される信号電位と前記比較電圧を比較してロジック信号
に変換している。データ処理装置の動作速度と比べてア
ナログ回路の動作速度が遅いため、比較の結果すなわち
ロジック信号をラッチ回路40に記憶させている。また、
データ処理装置がコンパレータ・ポートのデータを読み
出すときには、バス・バッファ回路によりラッチ回路の
情報を内部バス42に送り出し、データ処理装置の中央処
理部44（図面中ではCPUで表現している）に転送する。

発明が解決しようとする問題点 前述のコンパレータ・ポート30では、アナログ回路の
動作シーケンスを制御している。その制御シーケンス
と、データ処理装置がコンパレータ・ポートから読み出
した時の動作を、第８図にタイムチャートを示して説明
する。

アナログの比較回路は、端子に入力される電位をサン
プリングして集積回路内部のコンデンサに蓄えるサンプ
リング・サイクルと、蓄えた電位とスレシュホールド電
位と比較するコンペア・サイクルとの動作状態がある。
サンプリング・サイクルでは、アナログ比較に備えてオ
フセット電位に充電し、そのプリチャージに対応した信
号を出力する。コンペア・サイクルになると、前記比較
の結果に対応したロジック値を徐々に出力する（図中で
はその値をｂで表現している）。ここで、コンペア・サ
イクルの最後にラッチ信号を発生して、比較結果をラッ
チ回路に記憶させている。

データ処理装置からコンパレータ・ポートを見た場
合、上記の周期でコンパレータ・ポートの値が更新され
るように見え、タイミングT1で示すようにサンプリング
・サイクルおよびラッチ信号が発生しない時のコンペア
・サイクルでデータ処理装置がコンパレータ・ポートを
読み出した場合、以前の比較結果（図中ではその値をａ
で表現している）を内部バスに読み出すことになる。と
ころが、タイミングT2で示すようにラッチ信号が発生す
る時に読み出した場合、ラッチ回路の値が変化するた
め、内部バスに導出される値も以前の比較結果から新た
な比較結果へと変化してしまう。一般にデータ処理装置
は、周辺からデータを読み取る時に読み取られるデータ
が変化しないものとして設計されており、上記のように
読み取りの途中で変化した場合、正確なデータを読み取
れなくて、読み取りエラーをおこす。

この様な読み取りエラー発生の確率は低いとも考えら
れるが、データ処理装置は誤ったデータを読み取って
も、その誤りを判断できないため、多くの処理に誤った
データが使用される可能性があり、データ処理装置の全
体動作に重大な傷害を与える。

かかる障害を避けるため、従来装置では複数の回数で
コンパレータ・ポートから読み出し、その値が一致して
いる時に正しい値を読み出したとみなすプログラム処理
を行わせていた。この様な煩わしい処理データ処理装置
に実行させれば、コンパレータ・ポートからの読み取り
の速度の低下に留らず、装置全体の処理能力を低下させ
る可能性がある。

そこで、本発明の目的は、上記の非同期に動作するコ
ンパレータ・ポートとデータ処理装置の同期化を計り、
比較結果の読み取りにおける読み取りエラーを防止し、
データ処理装置のプログラムに対する負担を減らすこと
にある。

問題点を解決するための手段 本発明の入力回路は、第１の論理レベル及び第２の論
理レベルを周期的に取る制御信号を発生すると共に前記
制御信号の第２の論理レベルから前記第１の論理レベル
への変化時にラッチ信号を発生するタイミング制御回路
と、サンプル手段及び比較器を有し、前記制御信号が第
１の論理レベルのときに入力信号をサンプルし前記制御
信号が第２のレベルのときにサンプルした前記入力信号
を所定のスレシュホールド電位と前記比較器により比較
して比較データを出力する信号入力手段と、前記ラッチ
信号に応答し前記比較器からの前記比較データをラッチ
するラッチ回路と、データ処理装置からの転送要求に応
答し前記ラッチ回路の内容を前記データ処理装置に転送
する手段とを備え、前記タイミング制御回路は前記転送
要求を検出しその時点での前記制御信号の論理レベルを
前記転送要求が終了するまで保持させこれによって前記
ラッチ信号の発生を遅らせることを特徴とする。

作用 上記のように、タイミング制御手段が設けられること
により、データ処理装置がコンパレータ・ポートから読
み出すことを検知して、比較回路の動作状態を維持する
と共にラッチ手段に対するラッチ信号の発生を保留し
て、データ処理装置の読み出し終了までラッチ手段の出
力変化を待たせることができる。従って、比較回路なら
びにラッチ回路の動作を同期化し、常に読み出し途中で
変化することの無い正常なデータを送り出すことができ
る。

実施例 以下、添付図面を参照して本発明による入力回路の実
施例を説明する。

実施例１ 第１図は本発明の第１実施例のコンパレータ・ポート
のブロック構成図である。図示のコンパレータ・ポート
は、従来装置と同様な、コンパレータ・ポートの動作や
スレシュホールド電位を指定するモード・レジスタ１
と、基準電位の入力端子から接地電位の間に抵抗を直列
接続してそのタップから分割された電圧を取り出す抵抗
ラダー２と、モード・レジスタ１の値に応じて抵抗ラダ
ー２のタップを選び比較用スレシュホールド電位を発生
するアナログ・マルチプレクサ３と、端子に入力された
信号をサンプルして保持するサンプル・アンド・ホール
ド回路４と、このサンプルされた信号電位とアナログ・
マルチプレクサ３の出力のスレシュホールド電位を比較
して、ロジック信号に変換して出力するアナログ回路の
コンパレータ５（図中点線で囲って示す）と、前記比較
結果を記憶するラッチ回路６と、ラッチ回路６の内容を
内部バス８に送り出してデータ処理装置に転送するバス
・バッファ回路７に加え、同期化のためのタイミング制
御回路９を具備して構成されている。

ここで、信号入力をサンプルして比較する動作に関す
るものは従来と同じであるので説明を省き、第２図にタ
イミング制御回路９の回路図、第３図にタイム・チャー
トを示して、データ処理装置の読み出しにおいて、異常
なデータを送り出さないための同期化の制御について説
明する。

第２図のタイミング制御回路は、データ処理装置のア
ドレス信号を入力とするアンド回路10と、その出力を基
準クロックで同期化するフリップフロップのアクセス・
フラッグ発生回路11と、アクセス・フラッグ発生回路11
の出力と基準クロックの論理和をとるオアー回路12と、
オアー回路12の出力を入力とする反転回路13と、オアー
回路12の出力をクロック信号として分周してサンプル・
サイクルとコンペア・サイクルを識別させる比較タイミ
ング信号および比較結果をラッチすべきタイミングを示
すラッチタイミング信号を発生する分周回路14と、反転
回路13の出力をもとにラッチすべきタイミング信号を禁
止するアンド回路15とを具備している。なお、コンパレ
ータ・ポートは、基準クロックを分周回路14で分周して
得られた、遅い周期の信号に同期して動作している。

ここで、第３図には、タイミング制御回路９を中心に
コンパレータ・ポートの動作タイミングを示してあり、
特に、コンペア・サイクルからサンプリング・サイクル
に変化する時に、データ処理装置がアクセスしない場合
とラッチ回路６の値を読み出した場合について示してい
る。

通常のデータ処理装置からアクセスがない場合、アド
レス信号が他の周辺回路またはメモリを指定する値であ
るため、アンド回路10ならびにアクセス・フラッグ発生
回路11の出力はロジック値０になり、オアー回路12を通
して基準クロックがそのまま分周回路14のクロック信号
になって動作する。分周回路14が出力する比較タイミン
グ信号がロジック値１の間、コンパレータ５がアナログ
比較の動作し、比較タイミング信号がロジック値０に変
化する直前にラッチタイミング信号が発生される。アン
ド回路15が、ラッチタイミング信号と、基準クロックが
ロジック値０であることを示す反転回路13の出力との論
理積をとり、ラッチ信号を発生して、コンパレータ５の
値をラッチ回路６に記憶させる。

データ処理装置がコンパレータ・ポートの値を読み取
り、特に、通常動作ならばラッチ信号が発生されるタイ
ミングに読み出しが競合した場合、アドレス信号がコン
パレータ・ポートのラッチ回路を指定する値になるた
め、アンド回路10の出力がロジック値１になり、基準ク
ロックがロジック値１になる立上がりに同期してアクセ
ス・フラッグ発生回路11の出力がロジック値１になる。
ここで、オアー回路12でアクセス・フラッグ発生回路11
の出力と基準クロック信号の論理和がとられるので分周
回路14のクロック信号はロジック値１のままで変化しな
くなる。これにより分周回路14は分周動作を停止して、
比較タイミングを指定したままになる。さらに、オアー
回路12の出力が反転回路13を通してアンド回路15に供給
されるため、分周回路14からラッチタイミング信号が発
生されても、アンド回路15の出力はロジック値０のまま
で、ラッチ信号が発生されず、ラッチ回路６の内容が変
化しないことになる。

データ処理装置が読み出しを続ける間、この分周囲回
路の動作停止とラッチ信号の発生禁止の制御が接続さ
れ、読み出しを終えた時に通常動作に戻る。つまり、ア
ドレス信号が他の周辺回路またはメモリを指定する値に
変化すると、アンド回路10ならびにアクセス・フラッグ
発生回路11の出力がロジック値０になり、オアー回路12
を通して分周回路14へ基準クロッの伝達が再開され、次
のクロック信号の立上がりで比較タイミング信号がロジ
ック値０に変化し、端子入力のサンプリング・サイクル
にはいる。また、その直前の基準クロックならびにオア
ー回路12の出力がロジック値０のとき、分周回14からラ
ッチすべきタイミング信号が発生されているので、アン
ド回路15からラッチ信号が発生され、コンパレータ５の
値をラッチ回路６に記憶する。

以上、述べたように本発明の第１実施例では、データ
処理装置がコンパレータ・ポートからデータを読み出す
間、ラッチ回路の変化を保留できるため、読み取りの途
中で変化しないデータを内部バスに送り出すことができ
る。

実施例２ 前述の実施例ではコンパレータ回路の動作周期を決め
る分周回路を停止させているが、タイマーなど他の周辺
回路と分周回路を共用しているときには、分周回路を停
止させられない場合がある。この場合でも、第２図とは
異なる回路構成で、分周回路を停止させることなく、同
様なタイミング制御が実現できる。

第４図に本発明の第２実施例のタイミング制御回路の
回路図、第５図にその動作タイム・チャートを示して説
明する。第２実施例のタイミング制御回路は、データ処
理装置のアドレス信号を入力とするアンド回路20と、そ
の出力信号を反転する反転回路21と、基準クロック信号
を入力とする反転回路22と、基準クロック信号をクロッ
ク信号として分周してコンペア・サイクルとすべきタイ
ミングを示すサイクル指示信号および比較結果をラッチ
すべきタイミングを示すラッチタイミング信号を発生す
る分周回路23と、後述する制御フラッグ発生回路27の出
力とサイクル指示信号との論理和をとり比較タイミング
信号を発生するオアー回路24と、制御フラッグ発生回路
27とラッチタイミング信号の論理和をとるオアー回路25
と、アンド回路20とオアー回路25出力の論理積をとるア
ンド回路26と、その出力を基準クロックで同期化するフ
リップフロップの制御フラッグ発生回路27と、反転回路
21および22とオアー回路25の出力をもとにラッチ信号を
発生するアンド回路28で構成される。

分周回路23は、基準クロック信号の立上がりに同期し
て一定の分周率で動作し、一定周期のサイクル指示信号
およびラッチタイミング信号を発生している。

通常のデータ処理装置からアクセスがない場合、アド
レス信号が他の周辺回路またはメモリを指定する値であ
るため、アンド回路20と26ならびに制御フラッグ発生回
路27の出力はロジック値０になり、オアー回路24と25は
それぞれサイクル指示信号およびラッチタイミング信号
をその出力から出力する。従って、分周回路23で発生さ
れたサイクル指示信号がそのまま比較タイミング信号に
なってサンプリングと比較の動作をおこなう。また、反
転回路21の出力がロジック値１になっているため、アン
ド回路28で、ラッチタイミング信号と基準クロックがロ
ジック値０であることを示す反転回路22の出力との論理
積がとられ、コンパレータ５の値をラッチ回路６に記憶
させるラッチ信号を発生している。

データ処理装置がコンパレータ・ポートの値を読み取
り、特に、通常動作ならばラッチ信号が発生されるタイ
ミングに読み出しが競合した場合、アドレス信号がコン
パレータ・ポートのラッチ回路を指定する値になるた
め、アンド回路20の出力がロジック値１、反転回路21の
出力がロジック値０になり、分周回路23がラッチタイミ
ング信号を発生してもアンド回路28でラッチ信号が発生
されない。つまり、ラッチ信号が発生されないのでラッ
チ回路６の内容が変化しないことになる。

代って、アンド回路26が、ラッチタイミングに読み出
しが競合したことを示すロジック値１を出力し、その信
号は、基準クロックの立上がりに同期して制御フラッグ
発生回路27に記憶されて、データ処理装置が読み出しを
続ける間、オアー回路25とアンド回路26で帰還され、こ
の競合状態の値が保持される。制御フラッグ発生回路27
が競合状態の値を保持するとき、オアー回路24の出力を
ロジック値１にして、比較タイミング信号がコンペア・
サイクル指定の状態に保たせる。さらに、ラッチ信号を
発生しなかった状態としても記憶されるので、データ処
理装置が読み出しを終えた時に、アドレス信号が他の周
辺回路またはメモリを指定する値に変化すると、アンド
回路20の出力がロジック値０、反転回路21の出力がロジ
ック値１になり、アンド回路28からラッチ信号が発生さ
れ、コンパレータ５の値をラッチ回路６に記憶させる。

このように、本発明の第２実施例でも、データ処理装
置がコンパレータ・ポートからデータを読み出す途中
で、変化しないデータを内部バスに送り出すことができ
る。

なお、本発明はコンパレータ・ポートの読み出しを検
知する回路と同期化のためのタイミング制御回路を必要
とするが、前者はバス・バッファの制御回路と共用で
き、後者は実施例に示すように数個のゲート回路と１個
のフリップフロップで構成でき、少ないハードウェーア
量で、異常動作のないコンパレータ入力回路を実現でき
る。

発明の効果 以上説明したように、本発明によれば、データ処理装
置の読み出しを検知してアナログ回路ならびにラッチ回
路の動作を同期化するので常に読み出し途中で変化する
ことの無い正常なデータを送り出すことができる。それ
故、比較結果の読み取りにおける読み取りエラーを防止
でき、従来の装置で必要だったデータ処理装置のプログ
ラムに対する負担の無い、使い勝手の良い入力回路を提
供できる。

【図面の簡単な説明】

第１図は、本発明の入力回路の実施例のブロック図、 第２図は、第１図に示す入力回路のタイング制御回路の
第１実施例の回路図、 第３図は、第２図に示す第１実施例の動作タイム・チャ
ート、 第４図は、タイミング制御回路の第２実施例の回路図、 第５図は、第４図に示す第２実施例の動作タイム・チャ
ート、 第６図は、従来のコンパレータ入力回路を内蔵したデー
タ処理装置のブロック構成図、 第７図は、従来のコンパレータ入力回路のブロック図、 第８図は、従来回路の動作タイム・チャートである。 （主な参照番号） １……モード・レジスタ、２……抵抗ラダー、３……ア
ナログ・マルチプレクサ、４……サンプル・アンド・ホ
ールド回路、５……コンパレータ、６……ラッチ回路、
７……バス・バッファ回路、８……内部バス、９……タ
イミング制御回路、10,15,20,26,28……アンド回路、11
……アクセス・フラッグ発生回路、12,24,25……オアー
回路、13,21,22……反転回路、14,23……分周回路、27
……制御フラッグ発生回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】第１の論理レベル及び第２の論理レベルを
   周期的に取る制御信号を発生すると共に前記制御信号の
   第２の論理レベルから前記第１の論理レベルへの変化時
   にラッチ信号を発生するタイミング制御回路と、サンプ
   ル手段及び比較器を有し、前記制御信号が第１の論理レ
   ベルのときに入力信号をサンプルし前記制御信号が第２
   のレベルのときにサンプルした前記入力信号を所定のス
   レシュホールド電位と前記比較器により比較して比較デ
   ータを出力する信号入力手段と、前記ラッチ信号に応答
   し前記比較器からの前記比較データをラッチするラッチ
   回路と、データ処理装置からの転送要求に応答し前記ラ
   ッチ回路の内容を前記データ処理装置に転送する手段と
   を備え、前記タイミング制御回路は前記転送要求を検出
   しその時点での前記制御信号の論理レベルを前記転送要
   求が終了するまで保持させこれによって前記ラッチ信号
   の発生を遅らせることを特徴とする入力回路。