JPS6054042A - デ−タ転送方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は動作速度の異なる送信手段及び受信手段間でデ
ータを転送するデータ転送方法及び装置に関する。

〔発明の背景及び従来技術の欠点〕

コンビーータ等のデジタル・データを扱う分野では、送
信手段としてのシステムＡがら受信手段としてのシステ
ムＢヘデータを転送する必要、　← がある。システムＡ及びＢが同期がっ動作速■が等しい
場合は、システムＡからシステムＢヘデータを直接転送
できる。しがし、システムＡ及びＢの構成及び目的の違
いがら、システムＡ及びＢの動作速度が異なる場合があ
り、システムＡがらシステムＢにデータを直接転送でき
ない。

動作速度が異なるシステムＡ及び３間でデータを転送す
る従来技術では、第１図（−示すように送信手段（シス
テムＡ）１０及び受信手段（システムＢ）１４間に、バ
ッファ記憶手段１２を設けた。記憶手段１２は例えば、
第２図に示すような構造のランダム・アクセス・メモリ
１．Ａ、Ｍ）であり、１ワードが１６ビノトであるワー
ドを２０４８（２に：１６進法では８００　）ワード分
記憶できる。まず、送信手段１０は転送すべきデータの
内所定ワード分のデータ、例えば２にワード分のデータ
を記憶手段１２のアドレス「ｏｏｏ」がらｒ７ＦＦＪ（
１６進表示）まで順次書込む。この書込みが終了すると
、受信手段１４は記憶手段１２のアドレスｒｏｏＯＪか
ら「７ＦＦ」までを順次読出ず。以下、これら書込み及
び読出しを繰返し、転送すべき全データを送信手段１０
から記憶手段１２を介して受信手段１４に転送する。即
ち、記憶手段１２が送信手段１０及び受信手段１４の非
同期動作のバッファとして作用する。

しかし、上述の従来技術では、記憶手段１２に所定ワー
ド数のデータが書込まれるまで、受信手段１４はデータ
を受信できない。特に記憶手段１２の低アドレス（アド
レス「０ＯＯｊｔ二近いアドレス）（二書込まれたデー
タは、記憶手段１２に記憶されている時間が長く、転送
時間が長くなる。

よって、送信手段１０が送信したデータを直ちに受信手
段１４（二より処理したい場合に問題が生じる。

〔発明の目的〕

したがって１本発明の目的の１つは、動作速度の異なる
送信手段及び受信手段間（二おいてデータを高速で転送
するデータ転送方法及び装置の提供にある。

本発明の他の目的は、送信手段及び受信手段間に設けら
れた記憶手段の読出しアドレス及び書込みアドレスの関
係を制御するデータ転送方法及び装置の提供にある。

〔発明の概要〕

本発明（二よれば、送信手段はその動作に応じて記憶手
段にデータを書込み、受信手段はその動作に応じ送信手
段とは非同期（二記憶手段に書込まれたデータを読出す
。よって、送信手段から送信されたデータを、受信手段
がデータを受信できる状態になるまで１例えば受信手段
が前のデータの処理を完了するまで、記憶手段に記憶す
るのみでよい。したがって、動作速度の異なる送信手段
及び受信手段間（−おいて、データを高速に転送できる
。また、記憶手段において、読出しアドレスが書込みア
ドレスを越すと、送信手段が送信していないデータを受
信手段に転送することになるので、読出しアドレスが書
込みアドレスを越さないように制御している。これは、
書込みアドレス及び読出しアドレスをソフトウェア的（
二又はハードウェア的（二比較して行なう。

一方、記憶手段の記憶容量は限定されているため、記憶
手段の最終アドレスまで書込んだ後は最初のアドレスに
戻って書込みを行なう。しがし、書込みアドレスが読出
しアドレスに追いつき、まだ受信手段が読出していない
データを送信手段からの新しいデータに書換えるとデー
タが欠けてしまい、正確な転送が行なえない。そこでこ
の誤動作をソフトウェア的又はハードウェア的に防止し
ている。ハードウェア的にこの防止を行なう場合は、書
込みクロック信号及び読出しクロック信号により、アッ
プ・ダウン・カウンタの計数値を」１昇（アップ）及び
下降（ダウン）させ、この計数値（二より書込みアドレ
ス及び読出しアドレスの関係を判断する。この判断（二
より書込み動作を制御し、データが欠けるのを防止する
。なお、アンプ・ダウン・カウンタの計数値（−より、
読出しアドレスが書込みアドレスを越さないように制御
してもよい。

〔発明の実施例〕

以下、添付図を参照して本発明の好適な実施例を説明す
る。

第３図は本発明の好適な一実施例のブロック図である。

システムＡである送信手段１０は。

パヌ１６に接続された中央処理装置（ＣＰＵ）１８、リ
ード・オンリ・メモリ（ＲＯＭ）２０及び入力装置２２
を有する。またシステムＢである受信手段１．　／Ｉも
バス２５に接続されたＣ　Ｐ　Ｕ　２６、ＲＯＭ２８及
び出力装置３０を含む。ＣＰＵ１８及び２６は市販のマ
イクロプロセッサであり、ＲＯＭ２０及び２８に記憶さ
れたプログラムにより、データの送受信及びその他の処
理を行なう。入力装置２２は例えばキーボードであり、
種々のデータを入力する。出力装置３０は例えば陰極線
管表示装置であり、受信したデータやＣＰＵ２６で処理
されたデータを表示する。なお送信手段１０及びψ 受信手段１４の動作速□□□か異なる点に留意された。

入力装置２２からのデータや、ＣＰＵ］、８により処理
されたデータを受信手段１４に転送する（二は、バス１
６を介して、データをバッファ記憶手段１２に順次書込
む。一方、受信手段１４はバス２５を介して記憶手段１
２（二書込まれたデータを送信手段１０と非同期に読出
す。この実施例においては、受信手段１４の動作速度は
送信手段１０の動作速度と異なるので、読出しアドレス
が書込みアドレスを越さないよう（−かつ書込みアドレ
スが読出しアドレスに追いつかないようにＣＰｌＪ１８
及び２６が制御している。この偶込み及び読出し動作を
次に説明する。

第４図はＣＰ　ＬＴ　：ｌ−８及び２６の動作を考慮し
た第３図の機能ブロック図である。送信手段１０は入力
装置２２及びＣＰＵ１８の組合せに対応するデータ源３
４．　ＣＰＵ１８に対応するデータ出力回路３６．書込
みポインタ（ＷＰ）制御回路３８及び比較器４０を有す
る。記憶手段１２は例えばランダム・アクセス・メモリ
（ＲＡＭ）であるバッファ・メモリ４２．ＷＰメモリ４
４及び読出しポインタ（ＲＰ）メモリ４６を有する。な
お、バッファ・メモリ４２は第２図に示す如き構造であ
る。また受信手段１４は、ＣＰＵ２６に対応するデータ
入力回路４８、処理装置５０、ＲＰ制御回路５２及び比
較器５４を有する。

第４図の動作を第５図の流れ図を参照して以下に説明す
る。なお、ステップ５６ないし６４は送信手段１０に関
する動作であり、ＲＯＭ２０（−記憶されたプログラム
に応じてＣＰＵ１８が制御する。またステップ６６ない
し７４は受信手段１４に関する動作であり、ＲＯＭ２Ｂ
＋二記憶されたプログラム（二従ってＣＰＵ２６が制御
する。まずデータ源３４から比較器４０に開始信号が加
わり、ステップ５６において、比較器４０はＷＰメＰ（
読出しポインタ）に等しいか否かを判断する。

ＷＰ及び’ＲＰは夫々書込みアドレス及び読出しアドレ
ス（二対応するので、スラップ５６は書込みアドレスが
読出しアドレスの１アドレスだけ前か否かを判断してい
る。このステップ５６は次の理由で必要である。即ち、
」二連の如くバッファ・メモリ４２は第２図に示す如き
構造なので、書込み動作はアドレス［ＯＯＯＪから始ま
り、ｒ７ＦＦ”Ｊに達すると再び「０００」に戻る。以
下、アドレス「０００」及び「７ＦＦＪの間を巡回しな
がら書込み動作を繰返す。よって、書込み動作が読出し
動作より速く、バッファ・メモリ４２の全アドレスを１
巡後書込みアドレスが読出しアドレス（二等しくなると
、まだ読出していないデータを新しいデータに書換えて
しまい、転送するデータが一部欠けてしまう。ステップ
５６はこの誤動作を防止する。

ステップ５６の判断結果が肯定の場合、書込みアドレス
が読出しアドレスに追いつく直前なので直ちに書込み動
作が終了となる。即ち、比較器４０はデータ源３４を制
御して、データ源３４のデータ発生を停止させる。また
、ステップ５６の判断結果が否定の場合、書込みアドレ
スは読出しアドレスに追いついていないので、ステップ
５８（二進む。

ステップ５８において、データ出力回路３６は比較器４
０の出力信号（１応じて、データ源３４からのデータを
バッファ・メモリ４２の「ＷＰ」で参照される場所（ア
ドレス）（二書込む。即ち、ＷＰのアドレス場所（１新
しいデータを居込む。ステップ５８の書込みが完了する
と、ステップ６０に進み、データ出力回路３６はＷＰ制
御回路３８（二その旨知らせる。この知らせ（二より、
ＷＰ制御回路３８はＷＰメモリ４４（−記憶されたＷＰ
を「１」だけ進め、ステップ６２（二進む。このヌテノ
ブ６２において、比較器４０はＷＰメモリ４４に記憶さ
れた新たなＷＰ及びＲＰメモリ４６のＲＰを比較し、ｒ
ＷＰ−ＩＪがＲＰに等しいか否がを判断する。ｒＷＰ−
１＝ＲＰＪ　（肯定）の場合、即ちＷＰがＲＰの１アド
レスだけ次にある場合はＲＰがＷＰに追いついた後に再
びＷＰが進み出したことなのでステップ６４に進み、比
較器４０は受信手段１４の比較器５４に新たなデータが
記憶され始めたことを知らせる。またステップ６２の判
断結果が否定の場合、及びステップ６４が終了した場合
、比較器４０は、１回の書込みが完了したこ′とをデー
タ源３４に知らせる。以下、データ源３４がデータ発生
開始信号を発生する毎に、ステップ５６ないし６４を繰
返す。

一方、受信手段１４はステップ６４による知らせを受け
ると新たな読出し動作を開始（再開）する。まずステッ
プ６６において、比較器５４はＷＰメモリ４４及びＲＰ
メモリ４６の記憶内容ＷＰ及びＲＰが互いに等しいか否
かを判断する。この判断結果が肯定（ＲＰ＝ＷＰ）の場
合はデータが存在しないことを示すので、比較器５４は
データ入力回路４８を制御して直ちに読出し動作を停止
させる。読出しアドレスが書込みアドレスと異なる場合
のみステップ６６が開始するのであるがら、通常（二お
いてｒＲＰ＝ＷＰＪの場合はない。

しかし、送信手段１ｏ及び受信手段］４は非同期で動作
しているため、ｒＲＰ、＝ＷＰＪである誤動作をする可
能性がある。即ち、ステップ６６は誤動作防止のだめの
ステップである。ステップ６６の判断結果が否定である
通常の場合はステップ６８に進み、比較器５４はデータ
入力回路４８を制御し、バッファ・メモリ４２のＲＰで
参照される場所（アドレス）のデータをロードする（読
出す）。

次にステップ７ｏに進み、データ入力回路４８が読出し
たデータを処理装置５ｏが処理する。

この処理が終わったことを処理装置５ｏがＲＰ制御回路
５２に知らせると、ステップ７２において、ＲＰ制御回
路５２はＲＰメモリ４６に記憶されたＲＰを１だけ進め
る。このステップ７２が終了すると、ステップ７４にお
いて、比較器５４はＷＰメモリ４４及びＲＰメモリ４６
（−記憶されたＷＰ及びＲＩ）が等しいか否かを比較す
る。ＩＲＰ　＝ＷＰの場合は、読出しアドレスが書込み
アドレスに追いついた場合なので、比較器５４はデータ
入力回路４８を制御して、バッファ・メモリ４２の読出
し動作を停止させる。また、ステップ７４の判断結果が
否定の場合、ステップ６８（二戻り、読出しアドレスが
書込みアドレスに追いつくまでステップ６８ないし７４
を繰返す。読出しアドレスが書込みアドレスに追いつい
た（　ＲＰ＝ＷＰ　）ということは、記憶手段４２には
読出していないデータが存在しないということである。

よって、送信手段１０が新たなデータを記憶手段１２に
書込みステップ６４（二よる知らせを受けるまで、受信
手段１４は読出し動作を停止する。

したがって、動作速度の異なる送信手段１０及び受信手
段１４間に記憶手段を設け、この記憶手段１２のデータ
の書込み及び読出しを非同期で行ない、データを高速で
転送できる。また、記憶手段１２の読出しアドレスが居
込みアドレスを越して、１度読出したデータを再び読出
すこともない。更に、書込みアドレスが記憶手段のアド
レスを１巡して読出しアドレスを越し、まだ読出してい
ないデータを書換えることもない。

第６図は本発明の好適な他の実施例のブロック図である
。送信手段１０のデータ出力端子。

ＲＡ、Ｍである記憶手段１２のデータ端子及び受信手段
１４のデータ入力端子はパヌ７６を介して相互接続する
。制御回路７８はフリップ・フロップ及びゲート等から
構成されたロジック回路であり、送信手段１０からデー
タ送信（二間期１．た書込み信号Ａ及び受信手段１４か
らデータ受信に同期した読出し信号Ｂを受け、書込みク
ロック信号Ｗ、読出しクロック信号Ｒ５選択制御信号Ｓ
、書込み停止信号Ｃ及び読出し停止信号りを発生ずる。

書込みアドレス・カウンタ（Ｗカウンタ）８０は制御回
路７８からの書込みクロック信号Ｗを計数し、書込みア
ドレス信号を発生ずる。同様に読出しアドレス・カウン
タ（Ｒカウンタ）８２は制御回路７８からの読出しクロ
ック信号Ｒを計数し、続出しアドレス信号を発生する。

マルチプレクサ（ＭＵＸ）８／Ｉは制御回路７８からの
選択制御信号Ｓ（＝応じて、カウンタ８０又は８２から
のアドレス信号を選択的（＝ＲＡＭ１２のアドレス端子
に供給する。なおＲＡＭ１２の書込みイネーブル端子（
Ｗ）及び読出しイネーブル端子（Ｒ）は夫々制御回路７
８からの書込みクロック信号Ｗ及び続出しクロック信号
Ｒを受ける。

デジタル比較器８８はＷカウンタ８０からの書込みアド
レス信号及びＲカウンタ８２からの読出゛しアドレス信
号を比較し、これらアドレス信号が一致したときに読出
１７停止信号Ｅを受信手段１４に供給する。アンプ・ダ
ウン・カウンタ９０はアップ端子Ｕに書込みクロック信
号Ｗを受けその計数値を」１昇させると共に、ダウン端
子りに読出しクロック信号Ｒを受けその計数値を下降さ
せる。カウンタ９０の計数値は判断回路９２が判断する
。例えばＲＡ、Ｍｌ、２が第２図（二示すよう（１七に の記憶容量が２＋（２０４８）ワードの場合、判断回路
９２はカウンタ９０の計数値が所定値、例えば２０３２
のとき及び２０３２を計数後の１６のときに夫々書込み
停止信号Ｆ及び書込み再開信号Ｇを送信手段１０に供給
する。

次（−第６図の動作を説明する。送信手段１０がデータ
と共に書込み信号Ａを発生すると。

制御回路７８が書込みクロック信号Ｗを発生するので、
Ｗカウンタ８０は書込みアドレス信号を１アドレス分だ
け進め、ＲＡ、Ｍｌ２は書込みモードとなる。また、選
択制御信号Ｓ（二より、マルチプレクサ８４はＷカウン
タ８０を選択する。よって、ＲＡ、Ｍｌ、２はＷカウン
タ８０からのアドレス信号（二より決まるアドレスに送
信手段からのデータを書込む。一方、アップ・ダウン・
カウンタ９０はその計数値を１だけ」１昇させる。以下
、送信手段がデータ及び書込み信号Ａを発生する毎（二
上述の動作を繰返す。

また、受信手段１４が送信手段１０と非同期に読出し信
号Ｂを発生すると、制御回路７８が読出しクロック信号
Ｒを発生するので５Ｒカウンタ８２は読出しアドレス信
号を１アドレス分だけ進め、ＲＡＭ１２は読出しモード
になる。また選択制御信号Ｓにより、マルチプレクサ８
４はＲカウンタ８２を選択する。よって、　Ｊ（ＡＭ　
１．２はＲカウンタ８２からのアドレス信号により決ま
るアドレスに記憶されたデータを読出すので、送信手段
１０から受信手段１２にデータが転送されたこと（−な
る。一方、アップ・ダウン・カウンタ９０はその計数値
を１だけ下降させる。以下、受信手段１４が読出し信号
Ｂを発生する毎に」ユ述の読出し動作を繰返す。

読出しアドレスが書込みアドレスを越すと、上述の如く
正確なデータ転送ができない。比較器８８は読出しアド
レスと書込みアドレスが一致したとき、読出し停止信号
Ｅを発生して、受信手段がそれ以後の読出し動作を行な
うのを禁止する。

なお、読出しアドレス及び書込みアドレスが一致したと
きまでは、データを正確に転送できる。読出しアドレス
が書込みアドレスに追いついた後（二、再び新しいデー
タがＲＡＭ１．２ｉ二書込まれると、読出しアドレス及
び書込みアドレスは異なり、読出し停止信号Ｅが自動的
に解除される。

アップ・ダウン・カウンタ９０の計数値は書込みアドレ
スと読出しアドレスとの差を示している。よって、計数
値が零ならば、書込みアドレスと読出しアドレスは等し
く、書込みアドレスが読出しアドレスより先（二進むに
従って計数値が大きくなる。−上述の如く、ＲＡＭ１２
の書込み及び読出し、は全アドレスを巡回するので、書
込み動作が読出し動作よりも速いと、書込みアドレスが
読出しアドレスに追いついて誤動作の原因どなる。

この実施例ではＲＡＭ１．２の記憶容量は２Ｋ（２０４
８）ワードなので、書込みアドレスが読出しアドレスに
追いつく前１例えば１６ワード前のとき、アップ・ダウ
ン・カウンタ９０の計数値は２０３２　（２０４８−１
６）である。判断回路９２はこの計数値を検出すると、
書込み停止信号Ｆを発生して、送信手段］０の書込み動
作を停止させる。その後、受信手段１４が読出し動作を
継続すると、読出しアドレスが書込みアドレス（二追い
ついて来、アンプ・ダウン・カウンタ９０の計数値が下
降する。この計数値が２０３２を経過後１６（二まで下
降すると、判断回路９２は書込み再開信号Ｇを発生し、
送信手段］０は書込み動作を再開する。

なお、ＲＡＭ１２は書込み及び読出しを同時（二は実行
できない。そこで、書込み信号Ａが発生しているとき（
二読出し信号Ｂが発生すると、制御回路７８は読出し停
止信号りを発生する。また続出し信号Ｂが発生している
ときに書込み信号Ａが発生すると、制御回路７８は書込
み停止信号Ｃを発生する。なお、比較器８８の代りにア
ップ・ダウン・カウンタ９０の計数値が零になったこと
を判断回路９２により検出して読出し停止信号Ｅを発生
してもよい。しかし、信号Ｆ及びＧには書込み及び読出
しアドレスの差に余裕があるが、信号Ｅにはこの余裕が
ないため、書込み及び読出しアドレスが一致したことは
迅速に検出しなければならない。このような場合、デジ
タル比較器の方が、アンプ・ダウン・カウンタと判断回
路との組合せより有利である。

〔発明の効果〕

上述の如く本発明によれば、動作速度の異なる送信手段
及び受信手段間（＝記憶手段を設け、送信手段は記憶手
段にデータを書込み、また受信手段は記憶手段に書込ま
れたデータを送信手段とは非同期に読出す。よって、送
信手段が記憶手段に所定量のデータを書込んでから受信
手段がそのデータを読出す従来技術に比較して、本発明
は高速にデータを転送できる。また、記憶手段において
、読出しアドレスが書込みアドレスを越さないようにす
ると共に、書込みアドレスが全アドレスを１巡して読出
しアドレス（−追いつかないようにしているので、デー
タを正確（二転送できる。

【図面の簡単な説明】

第１図はデータ転送の原理を示すブロック図、第２図は
記憶手段の構造を示す図、第３図は本発明の好適な一実
施例のブロック図、第４図は第３図の機能ブロック図、
第５図は第４図の動作を説明する流れ図、第６図は本発
明の好適な他の実施例のブロック図である。 １０：送信手段 １２：記憶手段 ］４：受信手段 ８０：書込みアドレス・カウンタ ８２：続出しアドレス・カウンタ ９０ニアノブ・ダウン・カウンタ

Claims (2)

【特許請求の範囲】
1. （１）　送信手段からのデータを記憶手段に書込み、該
   記憶手段に書込まれたデータを上記書込みと非同期に読
   出して受信手段に転送し、上記記憶手段の読出しアドレ
   スが書込みアドレスを越さないように制御すると共（二
   、上記書込みアドレスが上記読出しアドレスに追いつか
   ないように制御することを特徴とするデータ転送方法。
2. （２）書込みクロック信号を計数する書込みアドレス・
   カウンタと、上記書込みクロック信号と非同期の読出し
   クロック信号を計数する読出しアドレス・カウンタと、
   送信手段からのデータを上記書込みアドレス・カウンタ
   からの書込みアドレス信号（２応じて書込み、この書込
   まれたデータを上記読出しアドレス・カウンタからの読
   出しアドレス信号に応じて受信手段（−読出す記憶手段
   と、上記書込みクロック信号及び上記読出しクロック信
   号の一方により計数値が上昇し他方により下降するアッ
   プ°ダウン・カウンタとを具え、該アップ・ダウン・カ
   ウンタの計数値Ｃ二応じて−１−記記憶手段の読出しア
   ドレス及び書込みアドレスの関係を制御することを特徴
   とするデータ転送装置。