DE60023583T2

DE60023583T2 - Pulslängendetektor

Info

Publication number: DE60023583T2
Application number: DE60023583T
Authority: DE
Inventors: Gerd Frankowsky; Hartmud Terletzki
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 1999-03-30
Filing date: 2000-03-06
Publication date: 2006-07-27
Anticipated expiration: 2020-03-07
Also published as: US6400650B1; EP1043596A2; KR20000076991A; TW554173B; EP1043596B1; KR100685081B1; US6324125B1; DE60023583D1; JP2000338197A; CN1271177A; EP1043596A3

Description

Hintergrund der Erfindung
Die Erfindung betrifft Pulslängendetektoren und insbesondere Vorrichtungen und Verfahren zum Messen von Pulslängen in Halbleiterschaltungen während deren Herstellung.
Wie im Stand der Technik bekannt entstehen bei der Herstellung von Halbleiterschaltungen erhebliche Kosten während des Testens solcher Schaltungen. Das Testen ist notwendig, um Herstellungs- oder Designfehler zu erfassen, die die Betriebseigenschaften der Schaltungen beeinflussen. Zum Beispiel verwenden viele Halbleiterschaltungen wie zum Beispiel dynamische Direktzugriffsspeicher (DRAMs) intern erzeugte Impulse, um Informationen zu übermitteln. Unterschiedliche Pulslängen (d.h. Zeitdauern) übermitteln unterschiedliche Informationen. Da die Impulse verschiedene Funktionen der Schaltung steuern können, ist es wünschenswert, die Schaltung zu testen, um zu gewährleisten, dass alle von der Schaltung hervorgebrachten Impulse die richtigen Pulslängen aufweisen.
Ein Großteil der Kosten zum Testen dieser Schaltungen resultiert aus den Kosten für die Testeinrichtungen. Mit Pulslängen, die typischerweise in der Größenordnung von 2–4 ns liegen, muss die Testeinrichtung eine sehr feine Zeitauflösung aufweise, um zu bestimmen, ob der Impuls eine zulässige Pulslänge hat. Wenn die Pulslänge mittels Untersuchung eines Leiters gemessen wird, der den Impuls trägt, und die Testeinrichtung verwendet wird, um den Impuls auf dem Leiter abzutasten, dann muss die Testeinrichtung den Impuls bei einer Frequenz in der Größenordnung von 1 GHz (d.h. eine Abtastperiode von 1/10⁹ s oder 1 Nanosekunde (ns)) abtasten, um eine Zeitdauerauflösung in der Größenordnung von 1 ns bereitzustellen. Testeinrichtungen mit Betriebs- oder Abtastfrequenzen in dieser Höhe sind typischerweise sehr teuer.
JP 3102266 offenbart eine digitale Schaltung, um die Pulslänge mit einem Verfahren zu messen, wobei das Eingangssignal mit einem Impuls um eine vorgeschriebene Zeitspanne sequenziell mittels einer Reihe von Verzögerungselementen gehalten wird und die verzögerten Signale an eine Halteeinrichtung ausgegeben werden. Die Halteeinrichtung hält den Ausgangszustand zum Zeitpunkt eines Abfalls des Eingangsimpulses und der Ausgangszustand zeigt die Pulslänge an.
JP 5710465 offenbart eine weitere digitale Schaltung zur Messung von Pulslängen mittels Speicherung, ob der zu messende Impuls im führenden Ende des Ausgangssignals einer Vielzahl von Verzögerungsleitungen erscheint oder nicht.
Zusammenfassung der Erfindung
Gemäß eines Merkmals der Erfindung wird eine Halbleiterschaltung bereitgestellt einschließlich einer Funktionsschaltung, die konfiguriert ist, ein zu testendes Signal hervorzubringen. Eine Testschaltung wird bereitgestellt, um das Signal zu lesen. Die Testschaltung macht Angaben darüber, ob ein Impuls im gelesenen Signal eine Zeitdauer mindestens genauso lang wie entsprechende andere Zeitdauern aufweist. Die Angaben teilen den Impuls wirksam in eine Vielzahl von Zeitzellen oder -fenstern auf, die unterschiedliche Zeitdauerbereiche anzeigen, wobei die Differenzen zwischen einer maximalen und einer minimalen Zeitdauer jedes Fensters eine Zeitspanne dieses Fensters darstellen. Die Angaben zeigen an, welches der Fenster die Zeitdauer des Impulses beinhaltet. Die von der Testschaltung bereitgestellten Angaben befinden sich bei einer Frequenz f₁, die niedriger als eine Frequenz f₂ ist, die durch einen Kehrwert der kürzesten der Zeitspannen definiert ist. Die Testschaltung wird unabhängig von einem Taktsignal betrieben, das eine Taktfrequenz f_CLK aufweist, die größer als die Frequenz f₂ ist.
Mit einer derartigen Anordnung kann ein Signal, das Hochfrequenzbestandteile beinhalten kann, in der Halbleiterschaltung bei einer relativ hohen effektiven Abtastfrequenz f_s getestet werden, und eine Eigenschaft (z.B. ein Pegel oder eine Pulslänge) des Signals kann in einem Format ausgedrückt werden, das eine niedrigere Frequenz f_c aufweist, wodurch eine effektive Hochfrequenz-Abtastung ermöglicht wird, ohne dass eine teure Hochfrequenz-Testschaltung erforderlich ist.
Gemäß eines weiteren Merkmals der Erfindung wird eine Halbleiterschaltung bereitgestellt einschließlich einer Funktionsschaltung, die konfiguriert ist, ein zu testendes Signal mit mindestens einem Impuls hervorzubringen. Eine Testschaltung wird bereitgestellt, um das Signal bei einer hohen effektiven Abtastfrequenz zu lesen und eine Angabe einer Eigenschaft des Impulses oder der Impulse hervorzubringen. Die Angabe der Eigenschaft erfolgt bei einer Frequenz, die niedriger als die effektive Abtastfrequenz ist. Die Testschaltung braucht kein Taktsignal und ist deshalb unabhängig von einem Taktsignal mit einer Taktfrequenz, die größer als die effektive Abtastfrequenz ist.
Mit einer derartigen Anordnung kann das Hochfrequenzleistungsverhalten von Schaltungskomponenten und die Hochfrequenzqualität von Signalen in der Schaltung mit Testeinrichtungen von niedriger Frequenz gemessen werden.
Gemäß eines weiteren Merkmals der Erfindung wird eine Halbleiterschaltung einschließlich einer Schaltung zum Hervorbringen eines Impulses bereitgestellt. Eine Vielzahl von n Verzögerungselementen, die jeweils durch den Impuls parallel angeschaltet und ausgeschaltet werden, wird bereitgestellt. Jedes Verzögerungselement ist geeignet, den Impuls von seinem Eingang zu seinem Ausgang zu übertragen, wobei der Impuls an dessen entsprechenden Ausgängen zu entsprechend unterschiedlichen Zeiten empfangen wird. Es wird eine Vielzahl n – 1 Detektoren bereitgestellt, die jeweils einen Eingang aufweisen, der mit einem Eingang eines entsprechenden Verzögerungselementes gekoppelt ist. Jeder Detektor ist geeignet, einen Ausgangszustand auf einen vorbestimmten einer Vielzahl von Zu ständen einzustellen als Reaktion auf die Detektion eines Abschnitts des Impulses.
Mit einer derartigen Anordnung kann eine Pulslänge als innerhalb eines Bereichs von Zeitdauern mit einer Zeitspanne 1/f_s liegend bestimmt und in einem Format ausgedrückt werden, das bei einer Frequenz f_c detektierbar ist, die niedriger als die Frequenz f_s ist.
Gemäß eines weiteren Merkmals der Erfindung sind die Ausgänge der Detektoren mit Ausgangsanschlüssen der Halbleiterschaltung gekoppelt.
Mit solch einem Aufbau können Pulslängen von einem relativ preiswerten Tester erfasst werden, nachdem die Halbleiterschaltung in einer Baugruppe montiert wurde.
Gemäß eines weiteren Merkmals der Erfindung wird eine Halbleiterschaltung mit einer Funktionsschaltung, Verzögerungselementen und einem Decoder bereitgestellt. Die Funktionsschaltung erzeugt einen Impuls mit einer Impulslänge. Der Impuls schaltet die Verzögerungselemente parallel an und aus, die den Impuls an einer Vielzahl von Ausgangsanschlüssen zu verschiedenen Zeiten zur Verfügung stellen. Der Decoder empfängt den Impuls von den Ausgangsanschlüssen der Verzögerungselemente und stellt ein Signal bereit, um die Dauer eine Zeitfensters anzugeben, das die Pulslänge enthält.
Mit solch einem Aufbau können relativ niederfrequente Signale verwendet werden, um anzuzeigen, dass ein Fenster oder welches Fenster von Zeitdauern die Pulslänge enthält. Zum Beispiel können solche Signale eine analoge Gleichspannung auf einer einzelnen Leitung und/oder serielle digitale binäre Gleichspannungspegel auf einer einzelnen Leitung und/oder digitale binäre Gleichspannungspegel auf mehreren Leitungen, z.B. parallel, enthalten.
Gemäß eines weiteren Merkmals der Erfindung wird eine Halbleiterschaltung bereitgestellt, die eine Schaltung zum Erzeugen eines Impulses, n seriell gekoppelte Verzögerungselemente und n Latches (Sperrschaltungen) aufweist. Die Verzögerungselemente werden parallel durch die Vorder- und Rückflanken des Impulses an- bzw. ausgeschaltet und übertragen den Impuls seriell von den Eingängen zu den Ausgängen der Verzögerungselemente mit den entsprechenden Zeitverzögerungen. Jeder Latch ist geeignet, seinen Ausgang auf einen ersten vorbestimmten Zustand zu setzen, wenn der Latch einen Abschnitt des Impulses an seinem Eingang empfängt, der an einen entsprechenden Verzögerungselementeingang gekoppelt ist. Mindestens einer der Latches ist geeignet, seinen Ausgang auf einen zweiten vorbestimmten Zustand zu setzen, wenn der Latch einen Abschnitt des Impulses vom Ausgang mindestens eines der n Verzögerungselemente empfängt.
Mit solch einer Anordnung werden Angaben bereitgestellt, ob irgendein Impuls erzeugt wird und, wenn ein Impuls erzeugt wird, welches der n begrenzten Zeitdauerfenster eine Länge des Impulses beinhaltet, oder dass die Länge größer ist als eine maximale Verzögerung der Verzögerungselemente.
Gemäß eines weiteren Merkmals der Erfindung wird ein Halbleiterschaltung bereitgestellt mit einer Schaltung zur Erzeugung eines Impulses, n Verzögerungselementen und n – 1 Latches. Die Verzögerungselemente sind geeignet, durch eine erste und eine zweite Flanke des Impulses an- bzw. ausgeschaltet zu werden, der parallel an ihren entsprechenden Anschaltanschlüssen empfangen wurde. Jedes Verzögerungselement ist geeignet, den Impuls mit einer entsprechenden Zeitverzögerung von einem Eingangsanschluss zu einem Ausgangsanschluss des Verzögerungselementes zu übertragen. Jeder Latch hat einen Latch-Eingangsanschluss, der mit einem entsprechenden Eingangsanschluss eines Verzögerungselements gekoppelt ist, und einen Latch-Ausgangsanschluss und ist geeignet, ein Gleichspannungssignal am Latch-Ausgangsanschluss bereitzustellen, wenn die erste Flanke des Impulses am Latch-Eingangsanschluss empfangen wird.
Gemäß eines weiteren Merkmals der Erfindung wird eine Halbleiterschaltung bereitgestellt mit einer Funktionsschaltung, einem Verzögerungselement und einem Latch-Element. Die Funktionsschaltung stellt einen Impuls bereit. Das Verzögerungselement ist wahlweise mit der Funktionsschaltung gekoppelt, wird durch den Impuls an- und ausgeschaltet und überträgt den Impuls in einer Verzögerungszeit von einem Eingangsanschluss zu einem Ausgangsanschluss des Verzögerungselements. Das Latch-Element ist wahlweise an einen Ausgangskontakt der Halbleiterschaltung gekoppelt und ist geeignet, ein Gleichspannungssignal an den Kontakt zu liefern als Reaktion auf den Empfang eines Abschnitts des Impulses vom Ausgangsanschluss des Verzögerungselements.
Gemäß eines weiteren Merkmals der Erfindung wird eine Vorrichtung bereitgestellt mit einer ersten Einrichtung, die durch Vorder- und Rückflanken eines durch die erste Einrichtung empfangenen Impulses angeschaltet bzw. ausgeschaltet wird. Die erste Einrichtung ist konfiguriert, um den Impuls zu empfangen und ihn an einer Vielzahl von Ausgangsanschlüssen bei einer Vielzahl von unterschiedlichen Ausgabezeitpunkten bereitzustellen. Die unterschiedlichen Ausgabezeiten definieren eine Vielzahl von Zeitdauerfenstern mit entsprechenden Zeitspannen, wobei der Kehrwert der kürzesten Zeitspanne eine erste Frequenz darstellt. Eine zweite Einrichtung wird bereitgestellt, die an die Vielzahl von Ausgangsanschlüssen der ersten Einrichtung gekoppelt ist und geeignet ist, eine oder mehrere Angaben bereitzustellen, ob ein Impulsabschnitt jeden der Ausgangsanschlüsse erreicht hat. Jede Angabe ist bei einer zweiten Frequenz detektierbar, die niedriger als die erste Frequenz ist.
Mit einer derartigen Anordnung kann eine Pulslänge als innerhalb eines kleinen Fensters von Zeitdauern mit einer Zeit spanne liegend, die einer ersten Frequenz entspricht, bestimmt und in einem Format ausgedrückt werden, das bei einer zweiten Frequenz detektierbar ist, die kleiner als die erste Frequenz ist.
Gemäß eines weiteren Merkmals der Erfindung wird eine Vorrichtung bereitgestellt mit n seriell gekoppelten Verzögerungselementen. Die Verzögerungselemente werden parallel durch Vorder- und Rückflanken eines Impulses an- bzw. ausgeschaltet. Jedes Verzögerungselement ist geeignet, den Impuls an einem Eingangsanschluss des Verzögerungselements zu empfangen und das Signal an einem Ausgangsanschluss des Verzögerungselements um eine Verzögerungszeit verzögert auszugeben. Jeder der n Detektoren weist einen Detektoreingangsanschluss auf, der mit einem entsprechenden Eingangsanschluss des Verzögerungselements gekoppelt ist, und ist geeignet, einen Detektorausgangsanschluss auf einen ersten Gleichspannungspegel zu setzen, wenn er die Vorderflanke des Impulses am Detektoreingangsanschluss empfängt. Ein erster der Detektoren ist geeignet, seinen Ausgangsanschluss auf einen zweiten Gleichspannungspegel einzustellen, wenn er die Vorderflanke des Impulses an einem Rückstellanschluss empfängt, der mit dem Ausgangsanschluss eines letzten der n Verzögerungselemente gekoppelt ist.
Gemäß eines weiteren Merkmals der Erfindung wird ein System zum Testen einer Halbleiterschaltung bereitgestellt. Eine Halbleiterschaltung mit einer Schaltung zum Erzeugen eines Signalimpulses mit einer Impulszeitdauer wird bereitgestellt. Eine Testschaltung wird bereitgestellt, die geeignet ist, eine digitalisiert Angabe der Impulszeitdauer zu erstellen. Die digitalisierte Angabe entspricht einem aus der Vielzahl von Zeitdauerfenstern mit entsprechenden Zeitspannen. Eine Testeinrichtung wird bereitgestellt, die geeignet ist, die digitalisierte Angabe unter Verwendung einer Betriebsfrequenz zu erfassen, die geringer als eine Kehrwert einer kürzesten Zeitspanne ist.
Mit solch einer Anordnung kann die Testeinrichtung die Pulslänge als innerhalb eines kleinen Fensters von Zeitdauern liegend bestimmen, wobei die Zeitdauer diese Fensters einer ersten Frequenz entspricht, während sie eine Betriebsfrequenz aufweist, die geringer als die erste Frequenz ist.
Gemäß eines weiteren Merkmals der Erfindung stellt die Testschaltung die digitalisierte Angabe an Ausgangsanschlüssen der Halbleiterschaltung bereit.
Mit einem solchen Aufbau können Pulslängen mittels einer relativ preiswerten und relativ niederfrequenten Testeinrichtung detektiert werden, nachdem die Halbleiterschaltung in einer Baugruppe montiert wurde.
Gemäß eines weiteren Merkmals der Erfindung wird ein System zum Testen einer Halbleiterschaltung bereitgestellt. Es wird eine Halbleiterschaltung bereitgestellt, mit einer Schaltung zum Erzeugen eines Impulses. Jedes der n Verzögerungselemente wird parallel durch den Impuls an- und ausgeschaltet. Die Verzögerungselemente übertragen den Impuls an Ausgangsanschlüsse, so dass der Impuls die Ausgangsanschlüsse zu verschiedenen Ausgabezeiten erreicht, die Zeitdauerfenster mit entsprechenden Zeitspannen definieren. Jede der n – 1 Detektoren weist einen Detektoreingang auf, der mit einem Eingang eines der Verzögerungselemente gekoppelt und geeignet ist, einem Detektorausgang auf einen vorbestimmten Zustand zu setzen, der einen Abschnitt des Impulses empfängt. Eine Testeinrichtung wird bereitgestellt, die eine Betriebsfrequenz aufweist, die geringer als die kürzeste Zeitspanne ist, und die geeignet ist, den vorbestimmten Zustand zu detektieren.
Mit einer derartigen Anordnung kann die Pulslänge als innerhalb eines kleinen Bereiches von Zeitdauern liegend bestimmt und durch die Testeinrichtung bei einer Frequenz erfasst wer den, die geringer ist als eine Abtastfrequenz, die benötigt wird, um zur selben Auflösung zu gelangen.
Kurze Beschreibung der Figuren
Andere Merkmale und Vorteile der Erfindung sowie die Erfindung selbst werden leichter ersichtlich, wenn man sie zusammen mit der nachfolgenden Detaillierten Beschreibung und den beigefügten Zeichnungen betrachtet, in denen:
1 ein Blockschaltbild einer Halbleiterschaltung ist, die sich in Prüfung durch eine erfindungsgemäße Testeinrichtung befindet;
2 eine schematische Ansicht von Abschnitten der in 1 dargestellten Halbleiterschaltung ist, einschließlich einer in Blockform dargestellten Testschaltung;
3 eine schematische Ansicht eines Beispiels der in 2 dargestellten Testschaltung ist, einschließlich Verzögerungselemente und Latches;
3A eine schematische Darstellung eines in 3 dargestellten Verzögerungselementes ist;
4A–4C Zeitdiagramme von Signalen in der in 3 dargestellten Testschaltung sind;
5 ein Blockschaltbild eines beispielhaften Verzögerungselements und eines beispielhaften Latches ist;
6A–6L Zeitdiagramme von Signalen in der in 3 dargestellten Testschaltung sind; und
7–8 Blockschaltbilder von weiteren Beispielen der in 2 dargestellten Testschaltung sind.
8A ist eine schematische Darstellung eines in 8 dargestellten Verzögerungselements;
9 ist ein Blockschaltbild eines weiteren Beispiels der in 2 dargestellten Testschaltung.
10 ist ein Blockschaltbild einer weiteren Konfiguration von Verzögerungselementen.
Beschreibung der bevorzugten Ausführungsformen
Unter Bezugnahme auf 1 ist ein integriertes Halbleiterschaltungstestsystem 10 dargestellt, das eine integrierte Halbleiterschaltung 12 in Prüfung durch eine Testeinrichtung 14 umfasst.
Wie nachfolgend ausführlicher beschrieben bietet das System 10 ein hoch auflösendes Testen unter Verwendung einer relativ niederfrequenten, preiswerten Testeinrichtung 14. An dieser Stelle genügt es zu erwähnen, dass die Schaltung 12 Signale erzeugt, Signale detektiert und Angaben der Signale mit einer Auflösung erzeugt, die typisch für eine Vorrichtung mit hoher Abtastfrequenz ist, ohne ein hochfrequentes Taktsignal zu benötigen, so dass die niederfrequente Testeinrichtung 14 die Angaben aus der Schaltung 12 lesen und verarbeiten kann.
Die Halbleiterschaltung 12 ist auf einem Einkristall-Körper oder Substrat 16 (d.h. einem Rohling oder Chip) wie zum Beispiel Silizium ausgebildet und kann eine beliebige einer Vielzahl von wohlbekannten Arten von Schaltungen sein, zum Beispiel ein Speicher oder ein Prozessor. Mögliche Speichertypen umfassen, sind aber nicht beschränkt auf statische Direktzugriffsspeicher (SRAMs) und DRAMs.
Die Schaltung 12 weist eine Vielzahl von Anschlüssen 18₁ bis 18_m auf, die über Leitungen 20₁ bis 20_m zur Testeinrichtung 14 hin verbunden sind, um für die Verbindung mit der Testeinrichtung 14 zu sorgen.
Die Testeinrichtung 14 überträgt, empfängt und verarbeitet Signale zu und von der Schaltung 12. Zum Testen eines Speichers überträgt die Testeinrichtung 14 Testsignale einschließlich, aber nicht beschränkt auf Zeilen- und Spaltenadresssignale, einem Zeilenadressimpuls (Row Address Strobe; RAS)-Signal, einem Spaltenadressimpuls (Column Address Strode; CAS)-Signal und einem Testmodus-Signal TM. Die Testeinrichtung 14 liefert diese Signale an die Schaltung 12 und überwacht/detektiert Signale von der Schaltung 12 über die Leitungen 20₁ –20_m und die Anschlüsse 18₁ –18_m . Die empfangenen Signale werden in der Testeinrichtung 14 durch einen Prozessor 15 analysiert, der eine CPU 17 und einen Speicher 19 umfasst, um die Angaben der Ergebnisse des Tests bereitzustellen.
Die Schaltung 12 weist eine Funktionsschaltung OC 22 und eine Testschaltung 24 auf. Die Funktionsschaltung 22 erzeugt sehr kurze Pulslängen. Während der Testmodi überwacht die Testschaltung 24 die Impulslängen.
Um die Pulslängen in der Funktionsschaltung 22 mit geeigneter Auflösung zu überwachen, weist die Testschaltung 24 eine hohe effektive Abtastfrequenz auf. "Effektive Abtastfrequenz" bedeutet, dass eine Frequenz, die benötigt wird, um periodisch ein Signal zu beobachten (d.h. der Kehrwert der Zeit zwischen Beobachtungszeitpunkten), um die Qualität des Signals in gewünschter Auflösung zu bestimmen, simuliert wird, ohne dass ein Abtasten oder Takten (und dadurch ein Taktsignal) bei der Frequenz erforderlich ist. Mit anderen Worten, die Testschaltung 24 kann die Funktionsschaltung 22 überwachen und Ausgangssignale in der Art hervorbringen, dass sie das Abtasten der Funktionsschaltung bei einer hohen Frequenz simuliert, ohne tatsächlich bei dieser hohen Frequenz abzutasten. Zum Beispiel kann hier die Testschaltung 24 die Pulslänge als in nerhalb von 0,2 Nanosekunden(ns)-Fenstern liegend bestimmen, so dass die effektive Abtastfrequenz 1/0,2 ns = 5 GHz ist. Auch ist, wenn die Testschaltung 24 die Qualität (z.B. den Pegel) des Signals alle 0,2 ns bestimmen kann, die effektive Abtastfrequenz auch 5 GHz.
Das System 10 benötigt deshalb kein Hochfrequenz-Taktsignal. Damit kann die Testschaltung 24 unabhängig von solch einem Taktsignal betrieben werden (d.h. die Testschaltung braucht kein solches Taktsignal, auch wenn das System 10 über ein derartiges Taktsignal verfügt). Indem kein derartiges Taktsignal verwendet wird, wird das mit solchen Signalen verbundene Rauschen vermieden.
Die Schaltung 12 kann zum Beispiel wie gezeigt ein DRAM-speicher sein, der geeignet ist, Impulse in der Größenordnung von 2–4 ns zu erzeugen, während die Testeinrichtung 14 Signale von der Schaltung 12 über die Leitungen 20₁ –20_m bei einer Betriebsfrequenz von etwa 25–100 MHz verarbeitet, und damit überwacht, liest oder detektiert. Diese Betriebsfrequenz ist viel geringer als die effektive Abtastfrequenz der Testschaltung 24. Mit anderen Worten, die Zeit zwischen Beobachtungszeitpunkten durch die Testeinrichtung 14 ist länger als die kleinste Auflösung der Testschaltung 24. Die Testschaltung 24 stellt digitalisierte Angaben der Pulslängen an den Anschlüssen 18 zur Erfassung durch die Testeinrichtung 14 bereit.
Unter Bezugnahme auf 2 ist die Funktionsschaltung 22 als wahlweise mit der Testschaltung 24 verbunden dargestellt, wie sie von zwei Testmodus-Signalen TM_A und TM_B gesteuert wird. Die Testmodus-Signale TM_A und TM_B zeigen zwei mögliche Modi an, den Testmodus A und den Testmodus B beim Testen der Funktionsschaltung 22. Die Funktionsschaltung 22 umfasst wie dargestellt zwei Leitungen 26 und 28, die das Signal A bzw. das Signal B führen. Die Leitung 26 ist mit der Testschaltung 24 über eine Leitung 29 verbunden, wenn ein Schalter 30 als Reaktion auf das Testmodus-Signal TM_A geschlossen ist. Die Lei tung 28 ist mit der Testschaltung 2 über die Leitung 29 verbunden, wenn ein Schalter 32 als Antwort auf das Testmodus-Signal TM_B geschlossen ist. Die Testmodus-Signale TM_A und TM_B können in der Schaltung 12 (z.B. in der Testschaltung 24) erzeugt werden oder können von der Testeinrichtung 14 über die Anschlüsse 18 empfangen werden.
Die Testmodus-Signale TM_A und TM_B steuern ebenfalls das wahlweise Koppeln der Anschlüsse 18 mit der Testschaltung 24. Eines von beiden Testmodus-Signalen TM_A oder TM_B führt dazu, dass die Schalter 34₁ –34_n und 35 die Anschlüsse 18_m-n –18_m und 18_r mit der Testschaltung 24 durch Verbinden der Leitungen 36₁ –36_n und 37 mit den Leitungen 38₁ –38_n und 39 verbinden. Wenn die Testmodus-Signale TM_A und TM_B nicht vorhanden sind, werden die Leitungen 36₁ –36_n und 37 über die Schalter 34₁ –34_n und 35 mit der Funktionsschaltung OC 22 verbunden.
Unter Bezugnahme auf 3 ist die Testschaltung 24 dargestellt mit einer Vielzahl von n Verzögerungselementen 40₁ –40_n und einer Vielzahl von n Detektoren oder Latches 42₁ –42_n . Die Verzögerungselemente 40₁ –40_n weisen Einschaltanschlüsse 44₁ –44_n auf, die parallel mit der Leitung 29 gekoppelt sind und die geeignet sind, durch Impulse auf der Leitung 29 eingeschaltet und ausgeschaltet zu werden. Die Verzögerungselemente 40₁ –40_n weisen ebenfalls Eingangsanschlüsse 46₁ –46_n und Ausgangsanschlüsse 48₁ –48_n auf, die in Reihe geschaltet sind, und so eine Verzögerungskette bilden (d.h. der Ausgangsanschluss 48₁ des ersten Verzögerungselements 40₁ ist mit dem Eingangsanschluss 46₂ des zweiten Verzögerungselements 40₂ verbunden und so weiter, wobei der Eingangsanschluss 46₁ mit der Leitung 29 verbunden ist). Die Verzögerungselemente 40 geben über die Leitung 29 empfangene Signale durch jedes der Verzögerungselemente 40 weiter. Die Latches 42₁ –42_n weisen Eingangsanschlüsse 50₁ –50_n auf, die mit den entsprechenden Eingangsanschlüssen 46₁ bis 46_n der Verzögerungselemente 40₁ –40_n verbunden sind, und Rückstellanschlüsse 52₁ –52_n , die mit der Leitung 39 verbunden sind zum Empfangen eines Rückstell signals RESET von der Testeinrichtung 14 über den Anschluss 18, die Leitung 37 und den Schalter 35. Der erste Latch 42₁ hat einen zweiten Rückstellanschluss RST2 56, der mit dem Ausgangsanschluss 58_n des letzen Verzögerungselements 40_n verbunden ist, wodurch eine Rückkopplung jedes am Ausgangsanschluss 48_n vorhandenen Signals bereitgestellt wird.
Die Verzögerungselemente 40₁ –40_n sind jeweils konfiguriert, um ein an dem entsprechenden Eingangsanschluss 46₁ –46_n empfangenes Signal an den entsprechenden Ausgangsanschluss 48₁ –48_n um die entsprechenden Verzögerungszeiten dt₁–dt_n verzögert weiterzuleiten. Bezieht man sich auch auf 3A, arbeitet ein Verzögerungselement 40 als ein Schalter 104, der als Reaktion auf ein Signal (z.B. die Anstiegsflanke eines Signals) vom Einschaltanschluss 44 geschlossen wird, wodurch es ermöglicht wird, dass sein Signal vom Eingangsanschluss 46 zum Ausgangsanschluss 48 um eine Verzögerungszeit dt verzögert weitergeleitet wird. Die Verzögerungszeiten dt₁–dt_n können für einige oder alle der Verzögerungselemente 40 unterschiedlich oder im Wesentlichen identisch sein. Die von einem Signal erzielte Verzögerung, das durch die Reihe von Verzögerungselementen 40 hindurchtritt, ist jedoch an jedem der Ausgangsanschlüsse 48 der Verzögerungselemente verschieden, wobei die Verzögerung die Summe aller Zeitverzögerung dt aller Verzögerungselemente 40 in Reihe zwischen der Leitung 29 und dem fraglichen Ausgangsanschluss 48 ist. Damit entspricht jede Zeitverzögerung der Verzögerungselemente 40 einem Zeitdauernfenster. Der Kehrwert der kürzesten Zeitverzögerung ist die effektive Abtastfrequenz, da die kürzeste Verzögerung die feinste Auflösung darstellt, die zum Bestimmen der Pulslänge möglich ist. Die Verzögerungselemente 40 übertragen die Signale mit wenig Dämpfung.
Die 4A–4B veranschaulichen die Zeitsteuerung der Signale, die das Verzögerungselement 40₁ anschaltet und davon übertragen wird. 4A zeigt, dass ein Impuls 60 auf Leitung 29 durch das Verzögerungselement 40₁ am Einschaltan schluss 44₁ und am Eingangsanschluss 46₁ zum im Wesentlichen selben Zeitpunkt t₀ empfangen wird. Eine Vorderflanke 62 des Impulses 60 schaltet das Verzögerungselement 40₁ an, um den Impuls 60 vom Eingangsanschluss 46₁ zum Ausgangsanschluss 48₁ zu übertragen. 4A zeigt, dass der Impuls 60 zum Zeitpunkt t₀ beginnt (d.h. er wird am Eingangsanschluss 46₁ und am Einschaltanschluss 44₁ empfangen) und zum Zeitpunkt t₂ endet, und dadurch eine Pulslänge d = t₂–t₀ aufweist. Der Impuls 60 wird am Ausgangsanschluss 48₁ zu einem Zeitpunkt t₁ nach der Zeitverzögerung dt₁ des Verzögerungselements 40₁ bereitgestellt (d.h. dt₁ = t₁–t₀). Der Impuls 60 wird am Ausgangsanschluss 48₁ bereitgestellt, bis der am Einschaltanschluss 44₁ vorhandene Impuls 60 mit einer Rückflanke 64 des Impulses 60 endet, der das Verzögerungselement 40₁ ausschaltet.
5 veranschaulicht eine beispielhafte Ausführungsform eines der Verzögerungselemente 40. Wie dargestellt umfasst das Verzögerungselement 40 ein NAND-Gatter 66, das in Reihe mit einem Invertierer 68 gekoppelt ist. Die Eingänge des NAND-Gatters 66 entsprechen den Einschaltanschlüssen 44 und den Eingangsanschlüssen 46 des Verzögerungselements 40, und ein Ausgang 70 des NAND-Gatters 66 versorgt den Invertierer 68. Ein Ausgang des Invertierers 68 entspricht dem Ausgangsanschluss 48 des Verzögerungselements 40. Mit dieser Konfiguration sind die Zeitverzögerungen, die durch das NAND-Gatter 66 und den Invertierer 68 eingeführt wurden, beide ungefähr 80–100 Picosekunden (ps), was zu einer Zeitverzögerung dt von etwa 160–200 ps führt. Andere Verzögerungselemente sind möglich, z.B. wie in 10 dargestellt.
Bezieht man sich wieder auf die 3 und 4A, sind die Latches 42₁ –42_n konfiguriert, um ihre Ausgangsanschlüsse 58₁ –58_n auf einen statischen Energiewert einzustellen und zu halten, z.B. eine hohe Gleichspannung als Reaktion auf den Empfang der Vorderflanke 62 des Impulses 60 an ihren Eingangsanschlüssen 50₁ bis 50_n . Der Signalpegel oder -potential wird an die Anschlüsse 18_m-n –18_m über die Leitungen 36₁ –36_n und die Schalter 34₁ –34_n übertragen, da die Leitungen 38₁ –38_n mit den Ausgangsanschlüssen 58₁ –58_n der Latches 42₁ –42_n gekoppelt sind. Der Begriff Latch wie hierin verwendet bezieht sich im Allgemeinen auf eine Schaltung, die einen Ausgangszustand als Reaktion auf das Erfassen eines speziellen Signals an seinem Eingang setzt und hält, auch wenn das Signal an ihrem Eingang sich danach ändert. Die Latches 42 werden ihre entsprechenden Ausgangsanschlüsse 58₁ –58_n als Reaktion auf den Empfang einer Vorderflanke eines Impulses an ihren entsprechenden Rückstellanschlüssen 52 und/oder 56 zurücksetzen.
Die 4A–4C veranschaulichen die Zeitsteuerung des Impulses 60 am Latch-Eingang 50₂ und -ausgang 58₂ in Bezug auf den Impuls 60 am Verzögerungselementeingang 46₁ und dem -ausgang 48₁ . Bevor der Impuls 60 dem Verzögerungsausgangsanschluss 48₁ erreicht, ist der Latch-Ausgangsanschluss auf einem niedrigen Spannungswert V_L, der einer binären "0" entspricht. Wie in 4B dargestellt, wird der Impuls 60 am Verzögerungsausgang 48₁ und am Latcheingang 50₂ zu im Wesentlichen demselben Zeitpunkt t₁ bereitgestellt. Wenn die Spannung des Latcheingangs 50₂ hoch genug ist, um den Latch 42₂ zu betätigen, indem der Referenzwert V_ref überschritten wird, setzt der Latch 42₂ den Latchausgang 48₂ (4C) auf einen hohen Spannungswert V_H, der im Wesentlichen gleich der Höhe des Impulses 60 ist und einer binären "1" entspricht. Damit stellt der Latch 42₂ eine statische Energiewertangabe an seinem Ausgangsanschluss 58₂ bereit, dass der Impuls 60 mindestens so lange wie die Verzögerungszeit dt₁ des Verzögerungselements 40₁ ist. Wenn der Impuls nicht mindestens so lange war, dann würde das Verzögerungselement 40₁ ausgeschaltet, bevor der Latch 42₂ seinen Ausgang 58₂ auf den binären Wert 1 setzen könnte.
5 veranschaulicht eine beispielhafte Ausführungsform eines der Latches 42. Wie dargestellt umfasst der Latch 42 zwei kreuzgekoppelte Invertierer 71 und 72. Der Latcheingang 50 ist mit einer Gate-Elektrode 74 eines Feldeffekttransistors (FET) 76 verbunden, während der Latch-Rückstellanschluss 52 mit einer Gate-Elektrode 78 eines FETs 80 verbunden ist. Die Source-Elektroden 82 und 84 der FETs 76 und 80 sind geerdet. Die Drain-Elektrode des FETs 80 ist mit dem Ausgangsanschluss 58 des Latch 42 verbunden. Ein an der Gate-Elektrode 78 empfangener Impuls wird die Spannung am Ausgangsanschluss 58 auf 0 zurücksetzen.
Der Betrieb des Systems 10 wird unter Bezugnahme auf die vorstehenden Figuren und die 6A–6L beschrieben, die die Zeitsteuerung der Ausgänge der Latches 42₁ –42₁₀ zeigen, wenn ein Impuls 86 durch die n, hier 10, Verzögerungselemente 40₁ –40₁₀ hindurch läuft. Da es 10 Verzögerungselemente 40 gibt, jedes mit einer Verzögerungszeit dt von etwa 200 ps, kann die Testschaltung 24 Pulslängen bis zu einer maximalen Pulslänge von 1.8 ns mit einer Auflösung von 200 ps bestimmen. Die Testschaltung 24 gibt über die Ausgänge der Latches 42₁ –42₁₀ an, in welches Fenster von Zeitdauern die Pulslänge fällt. Die Fenster sind definiert durch die minimale Zeitdauer und die maximale angegebene Zeitdauer. Die Dauer oder Länge jedes Fensters (d.h. die Differenz zwischen den maximalen und minimalen angegebenen Zeitdauern) entspricht einem entsprechenden Verzögerungselement 40 und stellt eine Auflösung der Messung dar (200 ps in diesem Fall).
Tabelle 1 veranschaulicht die Zustände der Latch-Ausgangsanschlüsse 58₁ –58₁₀ für verschieden Zeitdauernfenster für von den Verzögerungselementen 40₁ –40₁₀ empfangene Impulse.
Tabelle 1
Wie gezeigt stellen die Binärwerte, die durch die statischen Energiepegel an den Latch-Ausgangsanschlüssen 58₁ –58₁₀ angegeben sind, digitalisierte Angaben bereit, dass: kein Impuls vorlag, dass ein Impuls vorlag mit einer Impulslänge innerhalb eines bestimmten Fensters (z.B. zwischen 0 ns und 0,2 ns, zwischen 0,2 ns und 0,4 ns, usw.), oder dass ein Impuls vorlag mit einer größeren Pulslänge als die Gesamtverzögerung, hier 2,0 ns, der Verzögerungselemente 40₁ –40₁₀ , d.h. eine Angabe "Impuls zu lang". Die Angabe "Impuls zu lang" wird durch Zurückstellen des ersten Latch 42₁ auf eine binäre 0 gebildet.
Unter Bezugnahme auf die 1 bis 3 und insbesondere auf die 6 ist die Testeinrichtung 14 in Betrieb mit der Schaltung 12 verbunden und kommuniziert mit der Schaltung 12, um das Rückstellsignal RESET zu den Latches 42 zu senden, wodurch die Ausgangsanschlüsse 58₁ –58₁₀ auf Null Volt zum Zeitpunkt t_rst gesetzt werden, ohne Rücksicht auf deren vorherige Werte (6A und 6C–6L), und um einen Testmodus zu beginnen. Unter Bezugnahme auf 2 schließt das Einleiten des Testmodus A z.B. den Schalter 30, wodurch die Leitung 26 mit der Leitung 29 gekoppelt wird, und schließt die Schalter 34₁ –34_n , wodurch die Latches 42₁ –42_n mit den Anschlüssen 18_m-n –18_m gekoppelt werden. Das wahlweise Zusammenschalten von Leitungen in der Funktionsschaltung 22 mit der Testschaltung 24 erlaubt es, dass eine einzelne Testschaltung 24 viele Impulse auf vielen unterschiedlichen Leitungen testet. Der Impuls 86, hier mit einer Länge von 1,7 ns (6B), wird in der Funk tionsschaltung 22 als Teil eines Signals A erzeugt und auf die Testschaltung 24 über die Leitungen 26 und 29 sowie den Schalter 30 übertragen.
Der Impuls 86 durchläuft die Verzögerungselemente 40, wodurch die Latches 42 Spannungen an ihren Ausgängen 58 setzen, um anzugeben, welches Zeitdauerfenster die Länge des Impulses 86 enthält. Der Impuls 86 auf Leitung 29 wird von der Testschaltung 24 zum Zeitpunkt t₁ empfangen, wodurch der Latch 42₁ seinen Ausgangsanschluss 58₁ , wie in 6C dargestellt, zum Zeitpunkt t₁ (unter der Annahme von keiner Verzögerung im Latch 42₁ ) auf eine 1 setzt. Der Impuls 86 schaltet alle Verzögerungselemente 40₁ –40₁₀ im Wesentlichen gleichzeitig zum Zeitpunkt t₁ an. Der Impuls 86 durchläuft die Verzögerungselemente 40₁ –40₉ , wobei er die Ausgangsanschlüsse 48₁ –48₈ der Verzögerungselemente zu unterschiedlichen Zeitpunkten (t₁ + dt, t₁ + 2dt, usw.) erreicht und wobei er die Latchausgangsanschlüsse 58₂ –58₉ auf binäre 1 (6D–6L) zu diesen Zeitpunkten setzt (unter der Annahme von keiner Verzögerung in den Latches 42₂ –42₉ ). Der Impuls 86 erreicht den Ausgangsanschluss 49₈ nicht, bevor der Impuls 86 zum Zeitpunkt t₂ endet, wodurch die Verzögerungselemente 40₁ –40₁₀ ausgeschaltet werden. Damit weisen die Latchausgangsanschlüsse 58₁ –58₁₀ binäre Werte von 1111111110 auf, womit angegeben ist, dass die Impulslänge zwischen 8dt und 9dt liegt (d.h. zwischen 1,6 ns und 1,8 ns).
Die Spannungen an den Latchausgangsanschlüssen 58₁ –58₁₀ werden über entsprechende Leitungen 38, Schalter 34 und Leitungen 36 zu den Anschlüssen 18 übertragen. Die Testeinrichtung 14 kann die Anschlüsse 18, die mit den Latches 42 zu einem Zeitpunkt t_s nach der gesamten Verzögerungszeit n·dt, hier 10dt, und bevor die Latches 42 durch das Rückstellsignal RESET zurückgestellt werden, abtasten. Das Ausgeben der Latches an die Anschlüsse 18 ermöglicht, dass das Testen nach der Montage in einer Baugruppe durchgeführt wird, da die Schaltung 12 nicht intern untersucht werden muss. Die Verwendung von statischen Energiepegeln ermöglicht der Testeinrichtung 14, die Angaben von den Latches 42 zu detektieren, wobei sie eine Betriebsfrequenz aufweist, die geringer ist als der Kehrwert der kleinsten Testschaltungsauflösung. Mit anderen Worten, die Testeinrichtung 14 kann bei einer niedrigen Frequenz relativ zur effektiven Abtastfrequenz der Testschaltung 24 arbeiten, hier 1/200 ps = 5 GHz.
Der Prozessor 15 in der Testeinrichtung 14 analysiert die Ausgangssignale der Latches 38 und gibt eine oder mehrere Angaben der Testergebnisse aus. Die CPU 17 verwendet die Latchausgangssignale beim Zugriff auf die Tabelle 1, die als Nachschlagetabelle im Speicher 19 gespeichert ist, um das entsprechende Ergebnis/Zeitdauerfenster aufzufinden, das die Pulslänge enthält. Die CPU 17 erzeugt anschließend eine oder mehrere Anzeigen wie z.B. eine numerische Anzeige der Impulslänge. Die CPU 17 kann ebenfalls bestimmen, ob das angezeigte Fenster akzeptabel ist (d.h., ob die Pulslänge in einem gewünschten Fenster liegt), und eine Zulässigkeits-/Ablehnungsangabe der Bestimmung bereitstellen.
7 veranschaulicht eine weitere Konfiguration der Testschaltung 24. In dieser Ausführungsform gibt es keine Rückkopplung vom letzten Ausgangsanschluss 48_n des Verzögerungselements zu irgendeinem Latch 42. Um die "Impuls zu lang"-Angabe bereitzustellen, wird ein weiterer Latch 48_n+1 mit dem Ausgangsanschluss 48_n verbunden. Damit wäre die "Impuls zu lang"-Angabe lauter 1en, wie von den Ausgängen 58 der n + 1 Latches 42 angegeben. Die in 7 dargestellte Konfiguration kann deshalb dieselbe Information zur Verfügung stellen wie die durch die in 3 dargestellte Konfiguration bereitgestellt.
8 veranschaulicht eine weitere Konfiguration der Testschaltung 42. In dieser Ausführungsform sind die Verzögerungselemente 41₁ –41_n parallel geschaltet. Die Leitung 29 verbindet sowohl die Einschaltanschlüsse 45₁ –45_n als auch die Eingangsanschlüsse 47₁ –47_n parallel miteinander. Auch wird eine Rückkopplung vom Ausgangsanschluss 49_n des letzten Verzögerungselements 41_n zum zweiten Rückstellanschluss 56 des ersten Latches 42₁ gebildet ähnlich zur in 3 dargestellten Konfiguration. Die Verzögerungselemente 41₁ –41_n weisen unterschiedliche Zeitverzögerungen dt₁–dt_n auf. Wenn z.B. dt₁ 200 ps, dt₂ 400 ps ist usw., dann weist die Konfiguration von 8 dieselbe Auflösung auf und führt zu denselben Ausgangsangaben (Tabelle 1) wie die in 3 dargestellte Konfiguration.
8A zeigt, dass jedes der Verzögerungselemente 41 als ein Schalter 106 arbeitet, der als Reaktion auf ein Signal (z.B. die Vorderflanke eines Signals) vom Einschaltanschluss 44 schließt, wodurch ermöglicht wird, dass ein Signal vom Eingangsanschluss 46 zum Ausgangsanschluss 48, verzögert um eine Verzögerungszeit dt, hindurch geleitet wird. Jedes Verzögerungselement 41 kann wie in 5 dargestellt für das Verzögerungselement 40 implementiert werden.
9 veranschaulicht eine weitere Konfiguration der Testschaltung 24. Wie dargestellt sind die Verzögerungselemente 40₁ –40_n mit einem Decoder 88 verbunden. Der Decoder 88 gibt eine oder mehrere Anzeigen der Pulslängen auf der Leitung 29 auf eine oder mehrere Leitungen 90 für die Kopplung an eine oder mehrere Leitungen 38 aus. Die Angabe auf der Leitung 90 kann ein analoger statischer Energiewert sein, z.B. mit der Größe des Werts, der dem Fenster entspricht, in das die Impulslänge fällt.
Alternativ kann die Leitung 90 eine Datenbusleitung sein, die n statische Signale zu n Leitungen 38 führt. In diesem Fall decodiert der Decoder 88 die von den Verzögerungselementen 40₁ –40_n empfangenen Signale und gibt lediglich eine binäre 1 aus, die das Fenster angibt, das die Pulslänge enthält. Wenn es z.B. fünf Verzögerungselemente 40 jeweils mit einer Verzögerungszeit von 200 ps gibt, dann zeigt ein Ausgangssignal 00100 auf der Datenbusleitung 90 eine zwischen 400 ps und 600 ps an. Die Angabe "Impuls zu lang" verwendet zwei 1en, z.B. 00011 für eine Pulslänge länger als 1,0 ns. Diese Anordnung kann z.B. durch Verwendung von n + 1 Latches 42 für n Verzögerungselemente 40 erzielt werden, ähnlich zur in 7 dargestellten Konfiguration, aber auch durch Koppeln der Ausgangsanschlüsse 48₁ –48_n-1 an die zweiten Rückstellanschlüsse der Latches 42₁ –42_n-1 . Weiterhin alternativ könnten n Latches 42 für n Verzögerungselemente 40 verwendet werden, ähnlich zu den in 3 und 8 dargestellten Konfigurationen, jedoch durch Koppeln der Ausgangsanschlüsse 48_n an einen zweiten Eingangsanschluss des ersten Latches 42₁ statt des zweiten Rückstellanschlusses 56, und ebenfalls durch Koppeln der Ausgangsanschlüsse 48₁ –48_n-1 an zweite Ausgangsanschlüsse der Latches 42₁ –42_n-1 . In diesem Fall ist für fünf Verzögerungselemente die Angabe "Impuls zu lang" 10001.
Andere Ausführungsformen sind vom Umfang der beigefügten Ansprüche umfasst. Z.B. können die Latches 42 transparente Latches oder D-Typ-Register (d.h. mit einem Satz von D-Flipflops) sein. Die Verzögerungselemente 40 könnten unter Verwendung eines AND-Gatters ohne einen Invertierer implementiert werden. Oder es können "negative" Impulse (d.h. der Impuls weist einen niedrigeren Spannungswert auf als die vorhandene Spannung auf der Leitung, die den Impuls führt) erfasst werden unter Verwendung eines OR-Gatters (oder eines NOR-Gatters mit einem Invertierer) anstatt des NAND-Gatters 66 für das Verzögerungselement 40. Ebenfalls braucht kein Latch mit dem Eingangsanschluss 46₁ des ersten Verzögerungselements 40₁ verbunden zu sein, z.B. wenn Impulse, die kürzer als die erste Verzögerungszeit dt₁ sind, nicht detektiert zu werden brauchen.
10 zeigt, dass andere als in 5 dargestellte Verzögerungselemente 40' möglich sind. Wie dargestellt weisen die Verzögerungselemente 40'₁ –40'₄ abwechselnd Konfigurationen auf. Die Verzögerungselemente 40'₁ , 40'₃ , usw. sind Kombina tionen von NAND-Gattern 92 und Invertierern 94. Die Eingänge der NAND-Gatter 92 entsprechen den Einschaltanschlüssen 44' und den Einschaltanschlüssen 46' der entsprechenden Verzögerungsanschlüsse 40'. Die Einschaltanschlüsse 44' der Elemente 40'₁ , 40'₃ usw. sind parallel mit der Leitung 100 verbunden. Die Ausgänge der NAND-Gatter 92 speisen die Ausgangsanschlüsse 51'₁ , 51'₃ , usw. und die Ivertierer 94. Die Ausgänge der Invertierer 94 entsprechen den Ausgangsanschlüssen 48'₁ , 48'₃ , der Verzögerungselemente 40'₁ , 40'₃ , usw. Die Verzögerungselemente 40'₂ und 40'₄ usw. sind NOR-Gatter 98, jedes mit einem Eingang, der mit entsprechenden Ausgangsanschlüssen 51'₁ , 51'₃ , usw. eines entsprechenden "vorhergehenden" Verzögerungselements 40'₁ , 40'₃ , usw., und wobei der andere Eingang parallel mit der Leitung 100 über einen Invertierer 102 gekoppelt ist. Die Ausgänge des NOR-Gatters 98 entsprechen den Ausgängen 48₂ , 48₄ usw. und den Ausgängen 51'₂ , 51'₄ usw. der Elemente 40'₂ , 40'₄ usw. Die Ausgänge 51'₂ , 51'₄ usw. sind mit den Eingangsanschlüssen 46'₃ , 46'₅ (nicht dargestellt) usw. der entsprechenden "nachfolgenden" Elemente 40'₃ , 46₅ (nicht dargestellt) usw. gekoppelt.

Claims

Vorrichtung mit: einer ersten Einrichtung mit einer Vielzahl von Verzögerungselementen (40₁ –40_n ), die eine entsprechende Vielzahl von n Einschaltanschlüssen (441–44_n ) aufweisen, die parallel gekoppelt sind, und wobei die Verzögerungselemente (40₁ –40_n ) durch die Vorder- und Rückflanken eines Impulses eingeschaltet bzw. ausgeschaltet werden, der von der Vielzahl von Verzögerungselementen (40₁ –40_n ) empfangen wird, wobei die Vielzahl von Verzögerungselementen (40₁ –40_n ) konfiguriert ist, um den Impuls um eine Vielzahl von Zeitverzögerungen zu verzögern und den Impuls an einer Vielzahl von Ausgangsanschlüssen (48₁ –48_n ) bei einer Vielzahl von unterschiedlichen Ausgabezeiten bereitzustellen, wobei die Vielzahl von Zeitverzögerungen eine Vielzahl von Zeitspannen definiert, wobei ein Kehrwert einer kürzesten Zeitspanne eine erste Frequenz definiert; und einer zweiten Vorrichtung mit Latch-Elementen (42₁ –42_n , 88) oder Decodier-Elementen, die mit der Vielzahl von Ausgangsanschlüssen (48₁ –48_n ) gekoppelt sind und geeignet sind, ein oder mehrere Angabe bereitzustellen, ob ein Impulsabschnitt an jedem Ausgangsanschluss (48₁ –48_n ) empfangen wurde, wobei jede Angabe bei einer zweiten Frequenz detektierbar ist, die niedriger als die erste Frequenz ist, dadurch gekennzeichnet, dass eine oder mehrere Angaben entweder digital oder analog sind.
Vorrichtung nach Anspruch 1, wobei die Vielzahl von n Verzögerungselementen (40₁ –40_n ) in Reihe gekoppelt sind, um den Impuls zwischen den Elementen (40₁ –40_n ) zu übertragen.
Vorrichtung nach Anspruch 1, wobei die erste Vorrichtung eine Vielzahl von n Verzögerungselementen (40₁ –40_n ) aufweist, die geeignet sind, parallel von dem Impuls ein- und ausgeschaltet zu werden, und zumindest Impulsabschnitte an einer Vielzahl von n Ausgangsanschlüssen (48₁ –48_n ) der Verzögerungselemente zu einer Vielzahl von unterschiedlichen Zeitpunkten bereitzustellen; und wobei die zweite Vorrichtung einen Decoder (88) aufweist, der mit der Vielzahl von Ausgangsanschlüssen (48₁ –48_n ) der Verzögerungselemente gekoppelt ist, und geeignet ist, als Reaktion auf den Impuls an der Vielzahl von Ausgangsanschlüssen (48₁ –48_n ) der Verzögerungselemente die Angabe zur Verfügung zu stellen, die ein Zeitdauerfenster angibt, das die Impulslänge enthält.
Vorrichtung nach Anspruch 3, wobei die Angabe ein Gleichspannungssignal ist, dessen Pegelwert dem Fenster entspricht.
Vorrichtung nach Anspruch 3, wobei die Angabe Teil eines Satzes von Gleichspannungssignalen ist, die binäre Werte anzeigen.
Vorrichtung nach Anspruch 1, wobei die erste Vorrichtung eine Vielzahl von n Verzögerungselementen (40₁ –40_n ) aufweist, die geeignet sind, parallel durch den Impuls ein- und ausgeschaltet zu werden, wobei jedes Verzögerungselement (40₁ –40_n ) geeignet ist, den Impuls von einem Eingang (46₁ –46_n ) zu einem Ausgang (48₁ –48_n ) zu übertragen, wobei die Vielzahl von n Verzögerungselementen (40₁ –40_n ) konfiguriert ist, um den Impuls zu entsprechenden Ausgängen (48₁ –48_n ) der Vielzahl von n Verzögerungselemen ten (40₁ –40_n ) zu unterschiedlichen Zeitpunkten zu übertragen; und wobei die zweite Vorrichtung n – 1 Detektoren (42₁ –42_n ) aufweist, die jeweils einen Detektoreingang (50₁ –50_n ) aufweisen, der mit einem Eingang eines entsprechenden der Vielzahl von n Verzögerungselementen (40₁ –40_n ) gekoppelt ist, wobei jeder Detektor geeignet ist, einen Zustand eines Detektorausgangs (58₁ –58_n ) auf einen vorbestimmten Zustand aus einer Vielzahl von Zuständen als Reaktion auf den Empfang eines Abschnitts des Impulses zu setzen.
Vorrichtung nach Anspruch 6, wobei die Vielzahl von n Verzögerungselementen (40₁ –40_n ) seriell gekoppelt ist, um den Impuls vom Ausgang (48₁ –48_n ) eines Verzögerungselements zum Eingang (46₁ –46_n ) eines weiteren Verzögerungselements zu übertragen.
Vorrichtung nach Anspruch 7, wobei eine Verzögerungszeit, die in den Impuls durch jedes der Vielzahl von n Verzögerungselementen (40₁ –40_n ) zwischen dem Eingang (46₁ –46_n ) und dem Ausgang (48₁ –48_n ) jedes Verzögerungselements eingebracht wird, im Wesentlichen identisch ist.
Vorrichtung nach Anspruch 6, wobei der Eingangsanschluss (46₁ –46_n ) jedes der Vielzahl von n Verzögerungselementen (40₁ –40_n ) miteinander verbunden ist.
Vorrichtung nach Anspruch 9, wobei jedes Verzögerungselement geeignet ist, den Impuls um eine im Wesentlichen eindeutige Zeitmenge zwischen seinem Eingang (46₁ –46_n ) und seinem Ausgang (48₁ –48_n ) zu verzögern.
Vorrichtung nach Anspruch 6, wobei die Angabe ein Gleichspannungsenergiepegel ist.
Vorrichtung nach Anspruch 6, wobei die zweite Vorrichtung weiterhin einen weiteren Detektor (42) mit einem Detektoreingang (50) aufweist, der mit dem Eingang eines ersten der Vielzahl von n Verzögerungselementen (40₁ –40_n ) gekoppelt ist.
Vorrichtung nach Anspruch 12, wobei die zweite Vorrichtung einen weiteren Detektor (42_n+1 ) mit einem Detektoreingang (50_n+1 ) aufweist, der mit dem Ausgang eines letzten der Vielzahl von n Verzögerungselementen (40₁ –40_n ) gekoppelt ist.
Vorrichtung nach Anspruch 1, wobei die erste Vorrichtung eine Vielzahl von n Verzögerungselementen (41₁ –41_n ) aufweist, die seriell gekoppelt sind und geeignet sind, parallel durch Vorder- und Rückflanken des Impulses ein- bzw. ausgeschaltet zu werden, wobei jedes Verzögerungselement (41₁ –41_n ) geeignet ist, den Impuls zu verzögern, wenn der Impuls zwischen einem Verzögerungselementeingang (47₁ –47_n ) und einem Verzögerungselementausgang (49₁ –49_n ) des Verzögerungselements (41₁ –41_n ) übertragen wird; und wobei die zweite Vorrichtung eine Vielzahl von n Latches (42₁ –42_n ) aufweist, die jeweils einen Latch-Eingang aufweisen, der mit einem entsprechenden Verzögerungselementeingang (47₁ –47_n ) gekoppelt ist, wobei jeder Latch (42₁ –42_n ) geeignet ist, einen Zustand eines Latch-Ausgangsanschlusses auf einen ersten vorbestimmten Zustand als Reaktion auf den Empfang eines Abschnitts des Impulses am Latch-Eingang zu setzen, wobei ein ausgewählter (42₁ ) der Vielzahl von n Latches (42₁ –42_n ) einen Latch-Rückstellanschluss (56) aufweist, der mit dem Ausgang (49_n ) des letzten (41_n ) der Vielzahl von n Verzögerungselementen (42₁ –42_n ) gekoppelt ist und der geeignet ist, den Zustand dieses Latches (42₁ ) auf einen zweiten vorbestimmten Zustand als Reaktion auf den Empfang eines Impulsabschnitts am Latch-Rückstellanschluss zu setzen.
Vorrichtung nach Anspruch 14, wobei der ausgewählte Latch (42₁ ) der Vielzahl von n Latches (42₁ –42_n ) ein erster Latch (42₁ ) der Vielzahl von n Latches (42₁ –42_n ) ist.
Vorrichtung nach Anspruch 1, wobei die erste Vorrichtung eine Vielzahl von n Verzögerungselementen (41₁ –41_n ) aufweist mit Einschaltanschlüssen (45₁ –45_n ), die parallel geschaltet sind, wobei jeder der Vielzahl von n Verzögerungselementen (41₁ –41_n ) geeignet ist, durch eine erste und eine zweite Flanke des Pulses eingeschalteten bzw. ausgeschaltet zu werden, der am entsprechenden Einschaltanschluss (45₁ –45_n ) empfangen wurde, wobei jedes Verzögerungselement (41₁ –41_n ) geeignet ist, den Impuls von einem Eingangsanschluss (47₁ –47_n ) des Verzögerungselements zu einem Ausgangsanschluss (49₁ –49_n ) des Verzögerungselements verzögert um eine entsprechende Zeitverzögerung zu übertragen; und wobei die zweite Vorrichtung eine Vielzahl von n – 1 Latches (42₁ –42_n-1 ) aufweist, die jeweils einen Latch-Eingangsanschluss aufweisen, der mit einem entsprechenden Eingangsanschluss (47₁ –47_n-1 ) des Verzögerungselements gekoppelt ist, und der geeignet ist, ein Gleichspannungssignal an einem Latch-Ausgangsanschluss als Reaktion auf den Empfang der ersten Flanke des Impulses am Latch-Eingangsanschluss bereitzustellen.
Vorrichtung nach Anspruch 16, wobei die Vielzahl von n Verzögerungselementen (41₁ –41_n ) in Reihe geschaltet sind.
Vorrichtung nach Anspruch 1, wobei die erste Vorrichtung eine Vielzahl von Verzögerungselementen (40₁ –40_n ) aufweist, wobei jedes dieser Verzögerungselemente (40_i ) ei nen Eingangsanschluss (46_i ) des Verzögerungselements und eine Einschaltanschluss (44_i ) des Verzögerungselements aufweist, die wahlweise zum Empfang des Impulses gekoppelt sind, wobei das Verzögerungselement (40_i ) durch den Impuls eingeschaltet und ausgeschaltet wird, der am Einschaltanschluss (44_i ) anliegt, wobei das Verzögerungselement (40_i ) konfiguriert ist, den Impuls am Eingangsanschluss (46_i ) des Verzögerungselements zu einem ersten Verzögerungszeitpunkt zu empfangen und den Impuls an einem Ausgangsanschluss (48) des Verzögerungselements zu einem zweiten Zeitpunkt, der später als der erste Zeitpunkt liegt, bereitzustellen; und wobei die zweite Vorrichtung ein Latch-Element (42_i ) aufweist, mit einem Eingangsanschluss (50_i ) des Latch-Elements, der mit dem Ausgangsanschluss (48_i ) des Verzögerungselements gekoppelt ist, wobei das Latch-Element (42_i ) konfiguriert ist, um ein Gleichspannungssignal am Ausgangsanschluss (48_i ) des Latch-Elements (42_i ) als Reaktion auf den Empfang mindestens eines Abschnitts des Impulses an einem Eingangsanschluss (50_i ) des Latch-Elements (42_i ) bereitzustellen.
Vorrichtung nach Anspruch 18, wobei die zweite Vorrichtung weiterhin ein zweites Latch-Element (42_i+1 ) aufweist mit einem Eingangsanschluss (50_i+1 ), der mit dem Eingangsanschluss (46_i+1 ) des Verzögerungselements gekoppelt ist.
Vorrichtung nach Anspruch 1, wobei die erste Vorrichtung eine Vielzahl von n Verzögerungselementen (40₁ –40_n ) aufweist, die seriell geschaltet und geeignet sind, parallel durch Vorder- und Rückflanken eines Impulses eingeschaltet bzw. ausgeschaltet zu werden, der in einem Signal vorhanden ist, das durch die Verzögerungselemente (40₁ –40_n ) empfangen wird, wobei jedes Verzögerungselement (40₁ –40_n ) geeignet ist, das Signal an einem Ein gangsanschluss (46₁ –46_n ) zu empfangen und das Signal an seinem Ausgangsanschluss (48₁ –48_n ) um eine Zeitverzögerung verzögert auszugeben; und wobei die zweite Vorrichtung eine Vielzahl von n Detektoren (42₁ –42_n ) aufweist, die jeweils einen Detektor-Eingangsanschluss (50₁ –50_n ) aufweisen, der mit einem entsprechenden Eingangsanschluss (46₁ –46_n ) des Verzögerungselements gekoppelt und der geeignet ist, einen Zustand eines Detektorausgangsanschlusses (58₁ –58_n ) auf einen ersten vorbestimmten Gleichspannungswert als Reaktion auf den Empfang der Vorderflanke des Impulses am Detektor-Eingangsanschluss (50₁ –50_n ) zu setzen, wobei ein erster (42₁ ) der Vielzahl von n Detektoren (42₁ –42_n ) einen Detektor-Rückstellanschluss (56) aufweist, der mit dem Ausgang (48_n ) eines Letzten (40_n ) der Vielzahl von n Verzögerungselementen (40₁ –40_n ) gekoppelt ist und der geeignet ist, den Zustand seines Detektor-Ausgangs (58₁ ) auf einen zweiten vorbestimmten Gleichspannungswert als Reaktion auf den Empfang der Vorderflanke des Impulses am Detektor-Rückstellanschluss (56) zu setzen.
Vorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin eine Schaltung (22) zum Erzeugen eines Signals aufweist, das mindestens einen Impuls aufweist, wobei der Impuls die erste Vorrichtung der Einrichtung ein- und ausschaltet.
Vorrichtung nach Anspruch 21, die weiterhin eine Testeinrichtung (14) aufweist, die mit der Vorrichtung gekoppelt ist, und die geeignet ist, eine oder mehrere Angaben von der Vielzahl von Ausgangsanschlüssen zu erfassen, wobei die Testeinrichtung (14) eine Betriebsfrequenz aufweist, die niedriger als die erste Frequenz ist.