KR100685081B1 - 펄스 폭 검출기 - Google Patents

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Abstract

반도체 회로는 펄스를 형성하기 위한 회로를 포함한다. 다수(n)의 지연 엘리먼트는 펄스에 의해 병렬로 각각 인에이블 및 디스에이블된다. 각각의 지연 엘리먼트는 입력으로부터 출력으로 펄스를 전달하기 위하여 제공되고, 상기 펄스는 상이한 시간에 각각의 출력에 도달한다. 다수(n-1)의 검출기는 대응하는 지연 엘리먼트의 입력에 결합된 입력을 각각 가진다. 각각의 검출기는 펄스의 일부가 도달하는 것에 응답하여 다수의 상태로부터 소정 상태로 그 출력 상태를 설정하도록 제공된다. 검출기의 출력은 반도체 웨이퍼의 출력 핀에 결합된다. 검사기는 반도체 출력 핀에 결합되고 검출기 출력 상태를 검사하기 위하여 제공된다.

Description

펄스 폭 검출기{PULSE WIDTH DETECTION}
도 1은 본 발명에 따른 검사기에 의해 검사중인 반도체 회로의 블록도.
도 2는 도 1의 반도체 회로의 블록 형태로 도시된 검사기 회로를 포함하는 부분을 도식적으로 나타낸 도.
도 3은 지연 엘리먼트와 래치를 포함하는 도 2에 도시된 검사기 회로의 일예를 도식적으로 나타낸 도.
도 3a는 도 3의 지연 엘리먼트의 개략도.
도 4a-4c는 도 3에 도시된 검사 회로에서의 신호들의 타이밍도.
도 5는 예시적 지연 엘리먼트와 예시적 래치의 개략도.
도 6a-6l은 도 3에 도시된 검사 회로에서의 신호들의 타이밍도.
도 7-8은 도 2에 도시된 검사 회로의 더 많은 예들의 개요도.
도 8a는 도 8에 도시된 지연 엘리먼트의 개략도.
도 9는 도 2에 도시된 검사 회로의 다른 예의 개요도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체 집적 회로 검사 시스템 12 : 반도체 집적 회로
14 : 검사기 15 : 프로세서
16 : 기판 17 : 중앙 처리 유니트
181-18m : 다수의 핀 19 : 메모리
201-20m : 라인 22 : 연산 회로
24 : 검사 회로
본 발명은 펄스 폭 검출기, 특히 제조 동안 반도체 회로들내의 펄스 폭들을 측정하기 위한 장치들 및 방법들에 관한 것이다.
당업계에 공지된 바와 같이, 반도체 회로의 제조시, 상기 회로들을 검사하는데 많은 비용이 소모된다. 검사는 상기 회로들의 동작 특성들에 영향을 주는 제조 또는 설계의 결함을 발견하는데 필요한 것이다. 예를 들면, DRAM 과 같은 많은 반도체 회로들은 정보를 운반하기 위해 내부 발생 펄스를 사용한다. 상이한 펄스 폭들(즉, 지속 시간들)은 상이한 정보를 운반한다. 상기 펄스들은 회로의 다양한 기능들을 제어할 수 있기 때문에, 회로에 의해 발생된 모든 펄스들이 적절한 펄스 폭들을 가진다는 것을 보장하기 위하여 상기 회로를 검사하는 것은 바람직한 것이다.
상기 회로들을 검사하기 위한 비용의 대부분은 검사 장비 비용이다. 일반적으로 2~4 ns 의 펄스 폭을 사용하여, 검사 장비는 펄스가 용인할 정도의 펄스 폭을 가지는지 여부를 결정하기 위해 매우 우수한 시간 간격분해능을 가지는 것이 필요하다. 펄스를 운반하는 도체 및 상기 도체상의 펄스를 샘플링하는데 사용된 검사 장비를 정밀 검사함으로써 펄스 폭이 측정된다면, 상기 검사 장비는 1 ns 정도의 지속 시간 분해능을 제공하기 위해 1 GHz(즉, 1/109 초 또는 1 나노세컨드(ns)의 샘플링 주기) 정도의 주파수에서 펄스를 샘플링할 필요가 있다. 이렇게 높은 샘플링 주파수 또는 동작 주파스를 가지는 검사 장비는 매우 고가이다.
따라서, 본 발명의 목적은 저렴한 비용으로 검사되는 신호를 생성하도록 구성된 연산 회로를 포함하는 반도체 회로를 제공하는 것이다.
본 발명에 따라, 검사되는 신호를 생성하도록 구성된 연산 회로를 포함하는 반도체 회로가 제공된다. 검사 회로는 상기 신호를 감지하기 위해 제공된다. 상기 검사 회로는, 감지된 신호내의 펄스가 대응하는 상이한 지속 시간들의 길이만큼은 적어도 긴 지속 시간을 가지는지 여부를 표시한다. 상기 표시는 상기 펄스를, 다른 범위의 지속 시간들을 나타내는 다수의 시간 간격셀들 또는 윈도우들로 분할시키고, 각 윈도우의 최고 지속 시간과 최소 지속 시간간의 차이는 상기 윈도우의 시간 간격폭과 같다. 상기 표시는, 어떤 윈도우들이 상기 펄스의 지속 시간을 포함하는지를 표시한다. 상기 표시는, 상기 시간 간격폭들 중 최단 것의 역에 의해 정의되는 주파수 f2 보다 낮은 주파수 f1 에서 존재한다. 상기 검사 회로는 상기 주파수 f2 보다 큰 클록 주파수 fCLK 를 가지는 클록 신호와는 독립적으로 동작한다.
상기 배치로, 고주파 성분을 포함하는 반도체 회로내의 신호는 비교적 높은 유효 샘플링 주파수 fs 에서 검사될 수 있고 상기 신호의 특성(예를 들면, 레벨 또는 펄스 폭)은 낮은 주파수 fc 를 가지는 형태로 표현될 수 있어, 고가의 고주파 검사 회로 없이 효과적인 고주파 샘플링이 가능하다.
본 발명의 다른 특성에 따라, 적어도 한 펄스를 가지는 검사되는 신호를 생성하도록 구성된 연산 회로를 포함하는 반도체 회로가 제공된다. 검사 회로는 높은 유효 샘플링 주파수에서 상기 신호를 감지하고 펄스 또는 펄스들의 특성 표시를 생성하도록 제공된다. 상기 특성 표시는 유효 샘플링 주파수보다 낮은 주파수에 존재한다. 상기 검사 회로는 클록 신호를 필요로 하지 않으므로, 유효 샘플링 주파수보다 큰 클록 주파수를 가지는 클록 신호에 독립적이다.
상기와 같은 배치로, 회로 구성 요소들의 고주파 성능 및 상기 회로에서의 신호의 고주파 품질이 저주파 검사 장비로 측정될 수 있다.
본 발명의 다른 특성에 따라, 펄스를 생성하기 위한 회로를 포함하는 반도체 회로가 제공된다. 펄스에 의해 병렬로 각각 인에이블 및 디스에이블되는 다수(n)의 지연 엘리먼트들이 제공된다. 각 지연 엘리먼트는 각 입력에서의 펄스를 각각 다른 시간에 각 출력에 전달시키도록 구성된다. 대응하는 하나의 지연 엘리먼트들의 입력에 각각 연결된 입력을 가지는, 다수(n-1)의 의 검출기가 제공된다. 각 검출기는, 펄스 부분의 검출에 응답하여, 다수의 상태들중 사전 결정된 하나의 상태로 출력 상태를 설정하도록 적응된다.
상기 배치로, 펄스 폭은 시간 간격폭 1/fs 를 가지는 지속 시간의 범위내로 결정될 수 있으며, 상기 주파수 fs 보다 낮은 주파수 fc 에서 검출 가능한 형태로 표현될 수 있다.
본 발명의 다른 특성에 따라, 검출기의 출력들은 반도체 회로의 출력 핀들에 연결된다.
이러한 배열에서, 반도체 회로가 패키징화 된 이후에 펄스 폭들은 상대적으로 저렴한 검사기에 의해 검출될 수 있다.
본 발명의 다른 특성에 따라, 연산 회로, 지연 회로, 및 검출기를 포함하는 반도체 회로가 제공된다. 사기 연산 회로는 펄스 폭을 갖는 펄스를 생성한다. 상기 펄스는 상기 지연 엘리먼트들을 병렬로 인에이블 및 디스에이블시키고, 상기 지연 엘리먼트들은 상이한 시간들에서 다수의 출력 포트들로 상기 펄스를 제공한다. 상기 검출기는 상기 지연 엘리먼트 출력 포트로부터 펄스를 수신하고, 펄스 폭을 포함하는 지속 시간 윈도우를 표시하기 위해 신호를 제공한다.
이러한 배열에서, 상대적으로 저-주파수의 신호들은, 지속 시간들의 윈도우(어떤 윈도우)가 상기 펄스 폭을 포함하는지를 표시하기 위해 사용될 수 있다. 예를 들어, 그러한 신호들은 신호 라인 상에서 아날로그 DC 전압, 및/또는 신호 라인 상의 일련의 디지털 이진 DC 전압 레벨들, 및/또는 다중 라인들 예를 들어 병렬로 디지털 이진 DC 전압 레벨을 포함할 수 있다.
본 발명의 다른 특성에 따라, 펄스를 생성하기 위한 회로, n개의 직렬로 연결된 지연 엘리먼트들, 및 n개의 래치들을 포함하는 반도체 회로가 제공된다. 상기 지연 엘리먼트들은 상기 펄스의 리딩 및 트레일링 에지들에 의해 각각 병렬로 인에블 및 디스에이블되고, 상기 펄스를 상기 지연 엘리먼트 입력들로부터 시간 간격지연과 관련된 지연 엘리먼트 출력들로 직렬로 전송한다. 각각의 래치는, 만일 상기 래치가 대응하는 지연 엘리먼트 입력에 결합된 자신의 입력에서 상기 펄스의 일부를 수신하면, 자신의 출력을 소정의 제 1 상태로 설정하도록 적응된다. 상기 래치들 중 적어도 하나의 래치는, 만일 상기 래치가 상기 n개의 지연 엘리먼트들 중 마지막 지연 엘리먼트의 출력으로부터 펄스의 일부를 수신하면, 자신의 출력을 소정의 제 2 상태로 설정하도록 적응된다.
이러한 배열에서, 임의의 펄스가 생성되었는지와, 펄스가 생성된 경우에는 상기 펄스의 폭이 n개의 지속 시간들의 결합 윈도우들 중 어느 윈도우 내에 존재하는지, 즉 펄스폭이 지연 엘리먼트들의 최대 지연 보다 긴 지에 대한 표시들을 제공한다.
본 발명의 다른 특징에 따르면, 펄스를 제공하기 위한 회로, n 개의 지연 엘리먼트, 및 n-1개의 래치를 포함하는 반도체 회로가 제공된다. 지연 엘리먼트는 대응하는 인에이블 포트에서 병렬로 수신되는 펄스의 제 1 에지와 제 2 에지에서 각각 활성화되고 비활성화되도록 적응된다. 각각의 지연 엘리먼트는 지연 엘리먼트 입력 포트로부터 지연 엘리먼트 출력 포트로 대응하는 시간 간격지연으로 펄스를 전송하도록 적응된다. 각 래치는 대응하는 지연 엘리먼트 입력 포트에 결합된 래치 입력 포트와, 출력 포트를 가지며, 펄스의 제 1 에지가 래치 입력 포트에 수신되는 경우에 래치 출력 포트에 DC 신호를 제공하도록 적응된다.
본 발명의 다른 특징에 따르면, 연산 회로, 지연 엘리먼트, 및 래칭 엘리먼트를 포함하는 반도체 회로가 제공된다. 동작회로는 펄스를 제공한다. 지연 엘리먼트는 연산 회로에 선택적으로 결합되며, 펄스에 의해 활성화 및 비활성화 되고, 지연 시간을 가지면서 지연 엘리먼트 입력 포트로부터 지연 엘리먼트 출력 포트로 펄스를 전송한다. 래칭 엘리먼트는 반도체 회로의 출력 접촉부에 선택적으로 결합되며 지연 엘리먼트 출력 포트로부터 펄스 부분을 수신하는 것에 응답하여 DC 신호를 접촉부에 제공하도록 적응된다.
본 발명의 다른 특징에 따르면, 제 1 디바이스를 포함하는 장치가 제공되며, 상기 제 1 디바이스는 상기 제 1 디바이스에 의해 수신되는 펄스의 리딩 에지(leading edge)와 트레일링 에지(trailing edge)에 의해 각각 활성화 및 비활성화된다. 제 1 디바이스는 펄스를 수신하고 상기 펄스를 다수의 상이한 출력 시간들에서 다수의 출력 포트에 제공하도록 구성된다. 상이한 출력 시간들은 대응하는 시간 간격(timespan)을 갖는 지속 시간의 다수의 윈도우들을 정의하며 최단 시간 간격의 역은 제 1 주파수를 나타낸다. 제 1 디바이스의 다수의 출력 포트에 결합된 제 2 디바이스가 제공되며 펄스 일부가 각각의 출력 포트에 도달되었는지의 하나 이상의 표시를 제공하도록 적응된다. 각각의 표시는 제 1 주파수 보다 낮은 제 2 주파수에서 검출 가능하다.
이러한 배열에서, 펄스폭이, 제 1 주파수에 대응하는 시간 간격을 갖는 지속 시간의 소형 윈도우 내에 있도록 결정될 수 있고, 제 1 주파수보다 낮은 제 2 주파수에서 검출 가능한 형태로 표현될 수 있다.
본 발명의 다른 특징에 따르면, n 개의 직렬로 결합된 지연 엘리먼트를 갖는 장치가 제공된다. 지연 엘리먼트는 펄스의 리딩 에지와 트레일링 에지에서 각각 병렬로 활성화 및 비활성화된다. 각각의 지연 엘리먼트는 지연 엘리먼트 입력 포트에서 펄스를 수신하고 시간 간격지연에 의해 지연되는 지연 엘리먼트 출력 포트에 신호를 출력하도록 적응된다. n개의 감지기 각각은 대응하는 지연 엘리먼트 입력 포트에 결합되는 감지기 입력 포트를 포함하고, 만일 검출기 입력 포트에서 상기 펄스의 리딩 에지를 수신하면 검출기 출력 포트를 제 1 DC 레벨로 설정하도록 적응된다. 상기 검출기들 중 제 1 검출기는, 만일 상기 n개의 지연 엘리먼트들 중 마지막 지연 엘리먼트의 출력 포트에 결합되는 리셋 포트에서 상기 펄스의 리딩 에지를 수신하면, 자신의 출력 포트를 제 2 DC 레벨로 설정하도록 적응된다.
본 발명의 다른 특성에 따라, 반도체 회로를 검사하기 위한 시스템이 제공된다. 펄스 지속 시간을 갖는 신호 펄스를 생성하기 위한 회로를 포함하는 반도체 회로가 제공된다. 검사 회로는 펄스 지속 시간의 디지털화된 표시를 제공하도록 적응되어 제공된다. 상기 디지털화된 표시는 대응하는 시간 간격들을 갖는 지속 시간들의 다수의 윈도우들 중 하나에 대응한다. 상기 검사기는 시간 간격들 중 최단 시간 간격의 역보다 더 낮은 동작 주파수를 사용하여 상기 디지털화된 표시를 감지하도록 적응되어 제공된다.
이러한 배열에서, 상기 검사기는, 펄스 폭이 지속 시간들의 소형 윈도우 내에 있도록 결정할 수 있고, 그러한 윈도우의 시간 간격은 제 1 주파수에 대응하는 반면 상기 제 1 주파수보다 더 낮은 동작 주파수를 갖는다.
본 발명의 다른 특성에 따라서, 상기 검사 회로는 상기 반도체 회로의 출력 핀들오 상기 디지털화된 표시를 제공한다.
그러한 구조에서, 펄스 폭들은, 상기 반도체 회로가 패키징화된 이후에, 상대적으로 저렴하고 상대적으로 저-주파수인 검사기에 의해 검출될 수 있다.
본 발명의 다른 특성에 따라서, 반도체 회로를 검사하기 위한 시스템이 제공된다. 펄스를 생성하기 위한 회로를 포함하는 반도체 회로가 제공된다. n개 지연 엘리먼트 각각은 펄스에 의해 병렬로 활성화 및 비활성화된다. 지연 엘리먼트는 펄스가 대응하는 시간 간격을 갖는 지속 시간 윈도우를 형성하는 서로 다른 출력 시간에서 출력 포트에 도달되도록 출력 포트에 펄스를 전송한다. n-1개의 감지기 각각은 지연 엘리먼트 중 하나의 입력에 결합된 감지기 입력을 가지며, 감지기가 펄스 부부을 수신하는 경우에 소정의 상태로 감지기 출력을 설정하도록 조절된다. 최단 시간 간격 보다 낮으며 소정의 상태를 감지하도록 조절된 동작 주파수를 갖는 검사기가 제공된다.
이러한 배치에서, 펄스폭이 작은 범위의 시간 간격지연 내에 놓이도록 결정될 수 있으며 동일한 해상도를 얻는데 요구되는 샘플링 주파수보다 낮은 주파수에서 검사기에 의해 감지될 수 있다.
본 발명과 본 발명의 다른 특징 및 장점에 대해 도면을 참조하여 보다 상세히 설명하고자 한다.
도 1에서, 반도체 집적 회로 검사 시스템(10)은 검사기(14)에 의해 검사되는 반도체 집적 회로(12)를 포함하는 것으로 도시되어 있다.
이하에 더 상세히 설명되겠지만, 시스템(10)은 비교적 저주파의 저렴한 검사 기(14)를 사용하여 고해상도 검사를 제공한다. 회로(12)가 신호를 생성하고, 신호를 검출하고, 고주파수 클록 신호 없이도 고 샘플링 주파수 장치에서의 해상도로 신호 표시를 생성하여, 저주파 검사기(14)가 회로(12)로부터의 표시를 감지하고 처리할 수 있다.
반도체 회로(12)는 실리콘과 같은 단결정체 또는 기판(16)(즉, 다이 또는 칩) 상에 형성되며, 예를 들어 메모리 또는 프로세서와 같이 여러 가지 공지된 형태의 회로들 중의 하나일 수 있다. 가능한 형태의 메모리에는 정적 랜덤 액세스 메모리(SRAM)와 DRAM들이 포함되며, 여기에 제한되지 않는다. 회로(12)는 라인들(20l-20m)을 통해 검사기(14)로 연결되어 검사기(14)와의 결합을 제공하는 다수의 핀들(18l-18m)을 가진다.
검사기(14)는 신호들을 회로(12)로 제공하고 회로(12)로부터 신호들을 수신하여 처리한다. 메모리 검사를 위해, 검사기(14)는 로우 어드레스(row address)와 칼럼 어드레스(column address) 신호, 로우 어드레스 스트로브(RAS) 신호, 칼럼 어드레스 스트로브(CAS) 신호, 검사 모드(TM) 신호를 포함하되 여기에 제한되지는 않는 검사 신호들을 전송한다. 검사기(14)는 라인들(20l-20m)과 핀들(18l-18m)을 통해 이들 신호를 회로(12)로 공급하며, 회로(12)로부터 신호들을 모니터링/검출한다. 수신되는 신호들은 중앙 처리 유니트(CPU)(17)와 메모리(19)를 포함하는 검사기(14)의 프로세서(15)에 의해 분석되어 검사 결과의 표시를 제공한다.
회로(12)는 연산 회로(OC)(22)와 검사 회로(24)를 포함한다. 연산 회로(22)는 매우 짧은 펄스폭을 생성한다. 검사 모드동안, 검사 회로(24)는 펄스폭을 모니터링한다.
연산 회로에서 적절한 해상도로 펄스폭을 모니터링하기 위해, 검사 회로(24)는 높은 유효 샘플링 주파수를 가진다. "유효 샘플링 주파수"란 그 주파수에서 샘플링이나 클록킹을 필요로 하지 않고도 원하는 해상도가 시뮬레이션되는 신호(따라서, 클록 신호) 품질을 결정하기 위해 신호를 주기적으로 모니터링하는데 필요한 주파수(즉, 모니터링 사이의 시간의 역)를 의미한다. 다시 말해, 검사 회로(24)는 고주파에서 샘플링을 실제로 하지 않고도 그 고주파에서 연산 회로의 샘플링을 시뮬레이션할 수 있도록, 연산 회로(22)를 모니터링 하고, 출력을 생성한다. 예를 들어, 검사 회로(24)는 펄스폭이 0.2 나노초(ns) 윈도우(window) 내에 있고 따라서 유효 샘플링 주파수가 1/0.2ns = 5㎓ 가 되도록 결정할 수 있다. 또한, 검사 회로(24)가 매 0.2ns 마다 신호의 품질(예를 들어, 레벨)을 결정할 수 있다면, 유효 샘플링 주파수는 5㎓ 이다.
따라서, 시스템(10)은 고주파 클록 신호를 필요로 하지 않는다. 따라서, 검사 회로(24)는 고주파 클록 신호와 독립적으로 동작할 수 있다(즉, 시스템(10)이 고주파 클록 신호를 포함하더라도 검사 회로는 고주파 클록 신호를 필요로 하지 않는다). 고주파 클록 신호를 이용하지 않음에 의해, 고주파 신호에 관련된 잡음이 방지된다.
회로(12)는 예를 들어, 도시된 바와 같이, 2-4ns 정도로 펄스들을 생성할 수 있는 DRAM일 수 있으며, 검사기(14)는 약 25-100㎒의 동작 주파수에서 라인들(20l-20m)을 통해 회로(12)로부터 신호들을 모니터링, 감지 또는 검출하도록 동작할 수 있다. 이 동작 주파수는 검사 회로(24)의 유효 샘플링 주파수보다 훨씬 더 낮다. 다시 말해, 검사기(14)에 의한 모니터링 사이의 시간이 검사 회로(24)의 최소 해상도보다 길다. 검사 회로(24)는 검사기(14)에 의한 검출을 위해 핀들(18)로 펄스폭의 디지털화된 표시를 제공한다.
도 2에서, 연산 회로(22)는 두 검사 모드 신호(TMA, TMB)에 의해 제어됨에 따라 검사 회로(24)에 선택적으로 연결되도록 도시되어 있다. 검사 모드 신호(TMA, TMB)는 연산 회로(22)를 검사하는 두 개의 가능한 모드, 검사 모드 A와 검사 모드 B를 표시한다. 연산 회로(22)는 각각이 검사되는 펄스를 포함하는 신호(A) 및 신호(B)를 운반하는 두개의 라인(26 및 28)을 포함하는 것이 도시된다. 라인(26)은 스위치(30)가 검사 모드 신호(TMA)에 응답하여 폐쇄될때 라인(29)을 통하여 검사 회로(24)에 접속된다. 라인(28)은 스위치(32)가 검사 모드 신호(TMB)에 응답하여 폐쇄될때 라인(29)을 통하여 검사 회로(24)에 접속된다. 검사 모드 신호(TMA 및 TMB)는 회로(12)(예를들어, 검사 회로 24)에서 발생될 수 있거나, 핀(18)을 통하여 검사기(14)로부터 수신되는다.
검사 모드 신호(TMA 및 TMB)는 검사 회로(24)에 대해 핀(18)의 선택적인 결합을 제어한다. 검사 모드 신호(TMA 및 TMB)는 라인(361-36n 및 37)을 라인(381-38n 및 39)에 결합함으로써 스위치(341-34n 및 35)가 검사 회로(24)에 대한 접속 핀들(18m-n-18m 및 18r)에 접속되게 한다. 검사 모드 신호(TMA 및 TMB)의 부재시, 라인(361-36n 및 37)은 스위치(341-34n 및 35)를 통하여 연산 회로(OC)(22)에 접속된다.
도 3을 참조하여, 검사 회로(입력 24)는 다수(n)의 지연 엘리먼트(401-40n) 및 다수(n)의 검출기 또는 래치(421-42n)를 포함하는 것이 도시된다. 지연 엘리먼트(401-40n)는 라인(29)에 병렬로 결합된 인에이블 포트(441-44n)를 가지고, 라인(29) 상의 펄스들에 의해 인에이블 및 디스에이블되도록 적응된다. 지연 엘리먼트(401-40n)는 또한 지연 체인(즉, 제 1 지연 엘리먼트(401)가 제 2 지연 엘리먼트(402)의 입력 포트(462)에 연결되고, 입력 포트(461)는 라인(29)에 연결됨)을 형성하는 직렬로 접속된 입력 포트(461-46n) 및 출력 포트(481-48n)를 가진다. 지연 엘리먼트(40)는 라인(29)을 통하여 수신되는 신호를 각각의 지연 엘리먼트(40)을 통하여 통과시킨다. 래치(421-42n)는 지연 엘리먼트(401-40n)의 입력 포트(461-46n)의 대응 입력포트에 접속된 입력 포트(501-50n)와, 검사기(14)로부터 핀(18r), 라인(37) 및 스위치(35)를 통해 리셋 신호(RESET)를 수신하기 위하여 라인(39)에 접속된 리셋 포트(521-52n)를 가진다. 제 1래치(421)는 마지막 지연 엘리먼트(40n)의 출력 포트(48n)에 접속된 제 2 리셋 포트(RST2)(56)를 가져서, 출력 포트(48n)에 존재하는 임의의 신호의 피드백을 제공한다.
지연 엘리먼트(401-40n)는 입력 포트(461-46n)중 각 포트에 수신되는 신호를 대응하는 시간지연(dt1-dtn) 만큼 지연되는 출력 포트(481-48n)의 각 포트에 전송하도록 각각 구성된다. 도 3A를 참조하면, 지연 엘리먼트(40)는 인에이블 포트(44)로부터의 신호(예를들어, 신호의 리딩 에지)에 응답하여 폐쇄되는 스위치(104)로써 기능을 하여, 신호가 입력포트(46)로부터 지연시간 간격dt만큼 지연되어 출력포트(48)로 전송되도록 한다. 시간지연(dt1-dtn)은 지연 엘리먼트(40)의 일부 엘리먼트 또는 모든 엘리먼트에 대해 다를 수 있거나 또는 거의 동일할 수 있다. 그러나, 일련의 지연 엘리먼트(40)를 통과하는 신호의 지연은 각각의 지연 엘리먼트 출력 포트(48)에서 다르며, 지연은 라인(29) 및 출력 포트(48)사이의 모든 지연 엘리먼트(48)의 모든 시간지연 dt의 합이다. 따라서, 지연 엘리먼트(40)의 각각의 시간지연은 지속 시간들의 윈도우에 대응한다. 최단 시간지연의 역은 최단 지연이 펄스폭을 결정하기 위한 가장 정밀한 분해능을 나타내기 때문에 유효 샘플링 주파수이다. 지연 엘리먼트(40)는 작은 감쇠로 신호를 전송한다.
도 4A-도 4B는 지연 엘리먼트(401)에 의해 인에이블 및 전송되는 신호의 타이밍을 도시한다. 도 4A는 라인(29)상의 펄스(60)가 인에이블 포트(441) 및 입력 포트(461)에서 실질적으로 동일한 시간(t0)에서 지연 엘리먼트(401)에 의해 수신되는다. 펄스(6)의 리딩 에지(62)는 지연 엘리먼트(401)가 입력 포트(461)로부터 출력 포트(481)로 펄스(80)를 전송하도록 한다. 도 4A는 펄스(60)가 시간 간격t0에서 시작하고(즉, 입력 포트(461) 및 인에이블 포트(441)에서 수신되며) 시간 간격t2에서 종료되고, 펄스 폭 w=t2-t0을 갖는다는 것을 도시한다. 펄스(60)는 지연 엘리먼트(401)의 시간지연 dt1(즉 dt1=t1-t0)후 시간 간격t1에서 출력 포트(481)에 제공된다. 펄스(60)는 인에이블 포트(441)에 존재하는 펄스(60)가 종료될때까지 출력 포트(481)에 제공되며, 펄스(6)의 트레일링 에지(64)는 지연 엘리먼트(401)를 디스에이블링 시킨다.
도 5는 지연 엘리먼트(40)중 하나의 지연 엘리먼트에 대한 전형적인 실시예를 기술한다. 도시된 바와같이, 지연 엘리먼트(40)는 인버터(68)에 직렬로 접속된 NAND 게이트(66)를 포함한다. NAND 게이트(66)의 입력은 인에이블 포트(44)에 대응하며, 지연 엘리먼트(40)의 입력 포트(46) 및 NAND 게이트(66)의 출력(70)은 인버터(68)에 접속된다. 인버터(68)의 출력은 지연 엘리먼트(40)의 출력 포트(48)에 대응한다. 이러한 구성에서, NAND 게이트(66) 및 인버터(68)에 의해 야기된 시간지연은 둘다 약 80-100 피코초(ps)이며, 따라서 약 160 내지 200ps의 시간지연 dt를 야기한다. 다른 지연 엘리먼트는 예를들어 도 10에 도시된 바와같이 가능하다.
도 3 및 도 4A를 참조하면, 래치(421-42n)는 그들의 출력 포트(581-58n)가 그들의 입력 포트(501-50n)에서 펄스(60)의 리딩 에지(62)의 수신에 응답하여 정적 에너지 레벨, 예를들어 고 DC전압으로 설정 및 유지되도록 구성된다. 신호레벨 또는 전위는 라인(381-38n)이 래치(421-42n)의 출력(581-58n)에 접속되기 때문에 라인(361-36n) 및 스위치(341-34n)를 통해 핀(10m-n-18m)에 전송된다. 여기에서 사용되는 용어 래치는 그것의 입력에서의 신호가 변화하는 경우에 조차 그것의 입력에서 특정 신호의 검출에 응답하여 출력상태를 설정 및 유지하는 회로로써 언급된다. 래치(42)는 그들의 각 리셋 포트(52 및/또는 56)에서 펄스의 리딩 에지의 수신에 응답하여 각각의 출력 포트(581-58n)를 리셋할 것이다.
도 4A-도 4C는 지연 엘리먼트 입력(461) 및 출력(481)에서의 펄스(60)와 관련하여 래치 입력(502) 및 출력(582)에서의 펄스(60)의 타이밍을 기술한다. 펄스(60)가 지연 출력포트(481)에 도달하기 전에, 래치 출력 포트는 이진값 "0"에 해당하는 저전압 레벨(VL) 상태에 놓인다. 도 4B에 도시된 바와같이, 펄스(60)는 실질적으로 동일한 시간(t1)에서 지연출력(481) 및 래치 입력(502)에 제공된다. 래치 입력(502)에서의 전압이 래치(422)를 가동시키기에 충분한 높은 전압, 즉 기준 레벨 VREF을 초과할때, 래치(422)는 이진값 "1"에 해당하는 펄스(60)의 크기와 동일한 고전압 레벨(VH)로 래치 출력(582)(도 4C)을 설정한다. 따라서, 래치(422)는, 펄스(60)가 지연 엘리먼트(401)의 시간지연 dt1 만큼은 적어도 길다는, 정적 에너지 레벨 표시를 출력 포트(582)에 제공한다. 만일 펄스가 적어도 이러한 길이보다 길지않다면, 지연 엘리먼트(401)는 래치(422)가 그것의 출력(582)을 이진 1 레벨로 설정하기 전에 디스에이블되어야 한다.
도 5는 래치들(42) 중 하나의 래치에 대한 전형적인 실시예를 기술한다. 도시된 바와같이, 래치(42)는 두 개의 교차결합 인버터들(71, 72)을 포함한다. 래치 입력(50)은 전계 효과 트랜지스터(FET)(76)의 게이트(74)에 접속되고, 래치 리셋 포트(52)는 FET(80)의 게이트(78)에 접속된다. 상기 FET(76과 80)는 접지에 접속된 소스(82와 84)를 가진다. 상기 FET(80)는 래치(42)의 출력 포트(58)에 접속된 드레인을 가진다. 상기 게이트(78)에서 수신되는 펄스는 출력 포트(58)에서의 전압을 0으로 리셋시킬 것이다.
상기 시스템(10)의 동작은 이전 도면, 및 펄스가 n개(여기에서 10)의 지연 엘리먼트들(401-4010)을 통해 이동할 때 래치(421-4210)의 출력 타이밍을 도시하는 도 6a-6l를 참조하여 기술될 것이다. 여기에서 약 200 ps의 시간 간격지연을 갖는, 10개의 지연 엘리먼트들(40)이 있기 때문에, 검사 회로(24)는 200 ps의 분해능으로 1.8 ns의 최대 펄스 폭에 달하는 펄스 폭을 결정할 수 있다. 상기 검사 회로(24)는 래치(421-4210)의 출력을 통해, 지속 시간들의 윈도우에서 펄스폭이 떨어지는 것을 표시한다. 상기 윈도우는 표시된 최소 지속 시간 및 최대 지속 시간에 의해 한정된다. 각 창의 지속 또는 길이(예를 들어, 표시된 최대 및 최소 지속 시간 사이의 차이)는 개별 지연 엘리먼트(40)에 대응하고 측정치의 분해능이 된다(이런 경우에 200 ps).
표 1은 지연 엘리먼트(401-4010)에 의해 수신되는 펄스에 대한 지속 시간의 여러가지 윈도우에 대한 래치 출력 포트(581-5810)의 상태들을 설명한다.
Figure 112000006284778-pat00001
도시된 바와 같이, 상기 래치 출력 포트(581-5810)에서의 정적 에너지 레벨에 의해 표시된 이진값은 디지털화된 표시들을 제공한다 : 펄스가 없다, 특정 윈도우(예를 들어, 0과 0.2 ns 사이, 0.2와 0.4 ns 사이 등)내의 펄스 폭을 가지는 펄스가 있다, 지연 엘리먼트(401-4010)의 전체 지연(여기에서 2.0 ns) 보다 더 긴 펄스 폭을 가지는 펄스(예를 들어 "너무 긴 펄스" 표시)가 있다. 상기 "너무 긴 펄스" 표시는 제 1 래치(421)를 이진수 0로 리셋함으로써 제공된다.
특히 도 1-3과 도 6을 참조하면, 동작중 검사기(14)는 이전 값(도 6a 및 도 6c-l)과 무관하게 시간(trst)에서 출력 포트(581-5810)를 0 볼트로 설정하여 회로(12)에 접속되고 리셋 신호(RESET)를 래치(42)로 전송하며, 검사 모드를 시작하기 위해 회로(12)와 통신한다. 예를 들면, 도 2를 참조하면, 검사 모드 A를 시작하여 스위치(30)를 닫고, 라인(26)을 라인(29)에 결합하고, 스위치(341-34n)를 닫으며, 래치(421-42n)를 핀(18mn-18m)에 결합한다. 사용중인 회로(22)의 라인을 검사 회로(24)에 선택적으로 결합하는 것은 단일 검사 회로(24)가 다수의 상이한 라인상에서 다수의 펄스들을 검사하도록 한다. 여기에서 1.7 ns의 폭을 갖는 펄스(86)(도 6b)는 신호 A의 일부로서, 동작중인 회로(22)에 제공되고 라인(26과 29)과 스위치(30)를 통해 검사 회로(24)로 전송된다.
상기 펄스(86)는 지연 엘리먼트(40)를 통해 이동하여, 래치(42)가 지속 시간 윈도우가 펄스(86)의 폭을 포함한다는 것을 나타내게 이들의 출력(58) 전압을 설정한다. 라인(29)상의 펄스가 시간(t1)에서 검사 회로(24)에 의해 수신되어, 도 6c에 도시된 바와 같이 래치(421)가 시간(t1)에서 그것의 출력 포트(581)를 1로 설정하게 한다(래치(421)에서 지연이 없다고 가정함). 상기 펄스(86)는 시간(t1)에 동시에 모든 지연 엘리먼트(401-4010)를 인에이블시킨다. 상기 펄스(86)는 지연 엘리먼트(401-4010)를 통해 이동하여, 다른 시간(t1+dt, t1+2dt 등)에 지연 엘리먼트 출력 포트(481-408)에 도달하고 이런 시간에서 래치 출력 포트(582-589)를 이진수 1(도 6d-6l)로 설정한다(래치(422-429)에 지연이 없다고 가정함). 상기 펄스(86)는, 펄스(86)가 지연 엘리먼트(401-4010)를 디스에이블하여 시간(t2)에서 끝나기 전에는 출력 포트(489)에 도달하지 않는다. 그러므로, 상기 래치 출력 포트(581-5810)는 펄스 폭이 8dt와 9dt 사이(예를 들어, 1.6 ns와 1.8 ns 사이)에 있다는 것을 나타내는 1111111110의 이진값을 가진다.
래치 출력 포트(581-5810)에서의 전압들은 개별 라인들(38), 스위치들(34) 및 라인들(36)을 통해 핀(18)으로 전달된다. 검사기(14)는 전체 지연 시간 간격n*dt, 여기서는 10dt 이후에 그리고 래치(42)가 리셋 신호(RESET)에 의해 리세팅되기 이전에 시간 간격ts에서 래치(42)에 연결된 핀들(18)을 샘플링할 수 있다. 래치를 핀(18)으로 출력하는 것은 회로(12)가 내부적으로 검출될 필요가 없기 때문에 패키지화 이후 검사가 수행될 수 있도록 한다. 정적 에너지 레벨을 사용하는 것은 검사기(14)가 최소 검사 회로 분해능의 역보다 작은 동작 주파수를 가지는 동안 래치(42)로부터 표시(indication)를 검출하도록 한다. 다시 말해, 검사기(14)는 검사 회로(24)의 유효 샘플링 주파수에 비해 낮은 주파수, 여기서는 1/200ps=5GHz에서 동작할 수 있다.
검사기(14)내의 프로세서(15)는 래치(18)로부터의 출력을 분석하고 검사 결과에 대해 하나 이상의 표시를 제공한다. CPU(17)는 메모리(19)내에 룩업(look-up) 표로서 저장되는 표 1을 액세싱할 때 래치 출력을 사용하고, 펄스 폭을 포함하는 지속 시간의 해당 결과/윈도우를 찾는다. 다음으로, CPU(17)는 펄스 폭의 수치적 디스플레이와 같은 하나 이상의 표시를 발생시킨다. CPU(17)는 또한 표시된 윈도우가 허용가능한지(즉, 펄스 폭이 원하는 윈도우인지)를 결정하고 결정의 통과/실패(pass/fail) 표시를 제공한다.
도 7은 검사 회로(24)의 다른 구성을 도시한다. 이러한 실시예에서, 마지막 지연 엘리먼트 출력 포트(48n)로부터 임의의 래치(42)로의 어떠한 피드백도 없다. "너무 긴 펄스" 표시를 제공하기 위해, 다른 래치(48n+1)가 출력 포트(48n)에 연결된다. 따라서, "너무 긴 펄스" 표시는 n+1개의 래치(42)의 출력(58)에 의해 표시되는 바와 같이 모두 1일 것이다. 따라서, 도 7에 도시된 구성은 도 3에 도시된 구성에 의해 제공되는 바와 같은 정보를 제공한다.
도 8는 검사 회로(24)의 다른 구성을 도시한다. 이러한 실시예에서, 지연 엘리먼트(411-41n)는 병렬로 연결된다. 라인(29)은 인에이블 포트(45i-45n)와 입력 포트(47i-47n)를 병렬로 연결시킨다. 또한, 마지막 지연 엘리먼트(41n)의 출력 포트(49n)로부터 제 1 래치(421)의 제 2 리셋 포트로의 피드백이 도 3에 도시된 구성과 유사하게 제공된다. 지연 엘리먼트(411-41n)는 다른 시간 간격지연 dt1-dtn을 가진다. 예를 들면, dt1은 200ps이며, dt2는 400ps 등이고, 다음으로 도 8a의 구성은 동일한 분해능을 가지며 도 3에 도시된 구성과 동일한 출력 표시(표 1)를 나타낸다.
도 8a는 각각의 지연 엘리먼트(41)가 스위치(106)와 같은 역할을 하는 것을 도시하고, 상기 스위치는 인에이블 포트(44)로부터의 신호(신호의 리딩 에지)에 응답하여 폐쇄하고, 이에 따라 지연 시간 간격dt만큼 지연된 신호가 입력 포트(46)로부터 출력 포트(48)로 통과하도록 한다. 각각의 지연 엘리먼트(41)는 지연 엘리먼트(40)에 대해 도 5에 도시된 바와 같이 구성될 수 있다.
도 9는 검사 회로(24)의 다른 구성을 도시한다. 도시된 바와 같이, 지연 엘리먼트(401-40n)는 디코더(88)에 연결된다. 디코더(88)는 하나 이상의 라인(38)을 결합하기 위해 하나 이상의 라인(90)상으로 라인(29)상의 펄스 길이의 하나 이상의 표시를 출력한다. 라인(90)상의 표시는 예를 들면, 펄스 폭이 떨어지는 윈도우에 해당하는 레벨 진폭을 가진 아날로그 정적 에너지 레벨일 수 있다.
선택적으로, 라인(90)은 n개의 정적 신호들을 n개의 라인들(38)에 운반하는 버스 라인일수있다. 이런 경우, 디코더(88)는 지연 엘리먼트(401-40n)로부터 수신되는 신호를 디코딩하고, 펄스 폭을 포함하는 윈도우를 표시하는 하나의 이진수(1)만을 출력한다. 예를들어, 만약 각각 200 ps의 지연 시간을 가지는 5개의 지연 엘리먼트(40)가 있다면, 00100의 버스 라인(90)의 출력은 400 ps 및 600 ps 사이의 펄스 폭을 나타낸다. "너무 긴 펄스"는 1.0 ns보다 긴 펄스 폭에 대한 두개의 1, 예를들어 00011을 사용한다. 이런 장치는 도 7에 도시된 구성과 유사하지만, 출력 포트(481-48n-1)를 래치(421-42n-1)의 제 2 리셋 포트에 결합한 n 개의 지연 엘리먼트(40)에 대한 n+1개의 래치(42)를 사용함으로써 달성될수있다. 선택적으로, n개의 래치(42)는 도 3 및 도 8에 도시된 구성과 유사하지만, 출력 포트(48n)를 제 2 리셋 포트(56) 대신 제 1 래치(421)의 제 2 입력 포트에 결합하고, 또한 출력 포트(481-48n-1)를 래치(421-42n-1)의 제 2 리셋 포트에 결합시킴으로써, n개의 지연 엘리먼트(40)에 대해 사용될 수있다. 이런 경우, 5개의 지연 엘리먼트에 대하여, "너무 긴 펄스" 표시는 10001이다.
다른 실시예는 첨부된 청구범위의 범위 및 개념내에 있다. 예를들어, 래치들(42)은 투명 래치 또는 D-타입 레지스터(즉, D 플립 플롭들의 세트를 포함)일수있다. 지연 엘리먼트(40)는 인버터없이 AND 게이트를 사용하여 실행될수있다. 또는, "음의" 펄스들(즉, 이러한 펄스는 펄스를 운반하는 라인상에 나타나는 전압보다 낮은 전압을 가진다)는 지연 엘리먼트(40)에 대한 NAND 게이트(66)를 대신하여 OR 게이트(또는 인버터를 가진 NOR 게이트)를 사용하여 검출될수있다. 또한, 만약 제 1 시간 간격지연(dt1)보다 짧은 펄스가 검출될 필요가 없으면 래치는 제 1 지연 엘리먼트(401)의 입력 포트(461)에 접속될 필요가 없다.
도 10은 도 5에 도시된 것과 다른 지연 엘리먼트(40')가 가능하다는 것을 도시한다. 도시된 바와같이, 지연 엘리먼트들(40'1-40'4)은 교대 구성을 갖는다. 지연 엘리먼트(40'1, 40'3) 등은 NAND 게이트(92) 및 인버터(94)의 결합이다. NAND 게이트(92)에 대한 입력은 각각의 지연 엘리먼트(40')의 인에이블 포트(44') 및 입력 포트(46')에 대응한다. 엘리먼트(40'1, 40'3)의 인에이블 포트(44')는 라인(100)에 병렬로 접속된다. NAND 게이트(92)의 출력은 출력 포트(51'1, 51'3) 및 인버터(94)를 공급한다. 인버터(94)의 출력은 지연 엘리먼트(40'1, 40'3) 등의 출력 포트(48'1, 48'3) 등에 대응한다. 지연 엘리먼트(40'2 및 40'4) 등은 대응하는 "앞서는(preceding)" 지연 엘리먼트(40'1, 40'3) 등의 각각의 출력 포트(51'1, 51'3) 등에 결합된 하나의 입력 및 인버터(102)를 통하여 라인(100)에 병렬로 결합된 다른 입력을 각각 가진 NOR 게이트(98)이다. NOR 게이트(98)의 출력은 엘리먼트(40'2, 40'4) 등의 출력(48'2, 48'4) 등 및 출력(51'2, 51'4) 등에 대응한다. 출력(51'2, 51'4) 등은 대응하는 "뒤따르는(following)" 엘리먼트(40'3, 465)(도시되지 않음)의 입력 포트(46'3, 46'5)에 결합된다.
본 발명은 검사되는 신호를 생성하도록 구성된 연산 회로를 포함하는 반도체 회로를 제공함으로써 검사 비용을 줄일수 있는 효과를 가진다.

Claims (28)

  1. 병렬로 연결된 다수(n)의 대응 인에이블 포트들(441-44n)을 구비하는 다수의 지연 엘리먼트들(401-40n)을 포함하는 제 1 디바이스로서, 상기 다수의 지연 엘리먼트들(401-40n)은 수신하는 펄스의 리딩 에지(leading edge) 및 트레일링 에지(trailing edge)에 의하여 각각 활성화 및 비활성화되며, 상기 다수의 지연 엘리먼트들(401-40n)은 다수의 시간 지연들에 의해 상기 펄스를 지연시켜 다수의 상이한 출력 시간들에서 다수의 출력 포트들(481-48n)로 상기 펄스를 제공하도록 구성되고, 상기 다수의 시간 지연들이 다수의 시간 간격들을 형성하며, 상기 시간 간격들 중 최단 시간 간격의 역은 제 1 주파수를 정의하는, 다수의 지연 엘리먼트들을 포함하는 제 1 디바이스; 및
    상기 다수의 출력 포트들(481-48n)에 연결된 래칭 수단들(421-42n, 88) 또는 디코딩 수단을 포함하는 제 2 디바이스로서, 상기 래칭 수단들 또는 디코딩 수단은 상기 펄스의 일부가 각각의 출력 포트(481-48n)에서 수신되었는지의 여부를 나타내는 하나 이상의 표시들을 제공하도록 적응되며, 상기 표시들 각각은 상기 제 1 주파수보다 낮은 제 2 주파수에서 검출 가능한, 래칭 수단들 또는 디코딩 수단을 포함하는 제 2 디바이스를 포함하며,
    상기 하나 이상의 표시들이 디지털 또는 아날로그인 것을 특징으로 하는 펄스 폭 검출 장치.
  2. 제 1 항에 있어서,
    상기 다수(n)의 지연 엘리먼트들(401-40n)은 이들(401-40n) 사이에서 상기 펄스를 전송하기 위하여 직렬 연결되는 것을 특징으로 하는 펄스 폭 검출 장치.
  3. 제 1 항에 있어서,
    상기 제 1 디바이스는 상기 펄스에 의하여 병렬로 인에이블 및 디스에이블되고 다수의 상이한 시간들에서 다수(n)의 지연 엘리먼트 출력 포트들(481-48n)로 상기 펄스의 적어도 일부를 제공하도록 적응된 다수(n)의 지연 엘리먼트들(401-40n)을 포함하며;
    상기 제 2 디바이스는 상기 다수의 지연 엘리먼트 출력 포트들(481-48n)에 연결되고, 상기 다수의 지연 엘리먼트 출력 포트들(481-48n)에서의 상기 펄스에 응답하여 상기 펄스폭을 포함하는 지속 시간들의 윈도우를 나타내는 상기 표시를 제공하도록 적응된 디코더(88)를 포함하는 것을 특징으로 하는 펄스 폭 검출 장치.
  4. 제 3 항에 있어서,
    상기 표시는, 그 레벨의 크기가 상기 윈도우에 해당하는 DC 신호인 것을 특징으로 하는 펄스 폭 검출 장치.
  5. 제 3 항에 있어서,
    상기 표시는 이진값들을 나타내는 DC 신호들의 세트의 일부인 것을 특징으로 하는 펄스 폭 검출 장치.
  6. 제 1 항에 있어서,
    상기 제 1 디바이스는 상기 펄스에 의하여 병렬로 인에이블 및 디스에이블되도록 적응된 다수(n)의 지연 엘리먼트들(401-40n)을 포함하고, 상기 지연 엘리먼트들(401-40n)의 각각은 상기 입력(461-46n)으로부터 출력(481-48n)으로 상기 펄스를 전송하도록 적응되고, 상기 다수(n)의 지연 엘리먼트들(401-40n)은 상이한 시간들에서 상기 다수(n)의 지연 엘리먼트들(401-40n)의 대응하는 출력들(481-48n)로 상기 펄스를 전송하도록 구성되며;
    상기 제 2 디바이스는 상기 다수(n)의 지연 엘리먼트들 중 대응하는 지연 엘리먼트의 입력에 연결된 검출기 입력(502-50n)을 각각 가지는 n-1개의 검출기들(422-42n)을 포함하며, 상기 각 검출기는 검출기 출력(582-58n)의 상태를 펄스의 일부의 수신에 응답하여 다수의 상태들로부터 미리 결정된 상태로 설정하도록 적응되는 것을 특징으로 하는 펄스 폭 검출 장치.
  7. 제 6 항에 있어서,
    상기 다수(n)의 지연 엘리먼트들(401-40n)은 하나의 지연 엘리먼트의 출력(481-48n)으로부터 다른 지연 엘리먼트의 입력(461-46n)으로 상기 펄스를 전송하도록 직렬 연결되는 것을 특징으로 하는 펄스 폭 검출 장치.
  8. 제 7 항에 있어서,
    상기 각각의 지연 엘리먼트의 입력(461-46n)과 출력(481-48n) 사이에서 상기 다수(n)의 지연 엘리먼트들(401-40n) 각각에 의하여 상기 펄스에 도입된 지연 시간은 실질적으로 동일한 것을 특징으로 하는 펄스 폭 검출 장치.
  9. 제 6 항에 있어서,
    상기 다수(n)의 지연 엘리먼트들(401-40n) 각각의 입력 포트(461-46n)는 공통 연결되는 것을 특징으로 하는 펄스 폭 검출 장치.
  10. 제 9 항에 있어서,
    상기 각각의 지연 엘리먼트는 지연 엘리먼트의 입력(461-46n)과 출력(481-48n) 사이에서 실질적으로 유일한 시간 크기로 상기 펄스를 지연시키도록 적응되는 것을 특징으로 하는 펄스 폭 검출 장치.
  11. 제 6 항에 있어서,
    상기 검출기 출력은 DC 에너지 레벨인 것을 특징으로 하는 펄스 폭 검출 장치.
  12. 제 6 항에 있어서,
    상기 제 2 디바이스는 상기 다수(n)의 지연 엘리먼트들(401-40n) 중 제 1 지연 엘리먼트의 입력에 연결된 검출기 입력(50)을 가진 다른 검출기(42)를 더 포함하는 것을 특징으로 하는 펄스 폭 검출 장치.
  13. 제 12 항에 있어서,
    상기 제 2 디바이스는 상기 다수(n)의 지연 엘리먼트들(401-40n) 중 마지막 지연 엘리먼트의 출력에 연결된 검출기 입력(50n+1)을 가진 다른 검출기(42n+1)를 더 포함하는 것을 특징으로 하는 펄스 폭 검출 장치.
  14. 제 1 항에 있어서,
    상기 제 1 디바이스는 상기 펄스의 리딩 에지 및 트레일링 에지에 의하여 각각 인에이블 및 디스에이블되도록 적응되고 서로 직렬로 연결된 다수(n)의 지연 엘리먼트들(411-41n)을 포함하며, 상기 각각의 지연 엘리먼트(411-41n)는 해당 지연 엘리먼트(411-41n)의 지연 엘리먼트 입력(471-47n) 및 지연 엘리먼트 출력(491-49n) 사이에서 상기 펄스가 전송될 때 상기 펄스를 지연시키도록 적응되며;
    상기 제 2 디바이스는 대응하는 지연 엘리먼트 입력(471-47n)에 연결되는 래치 입력을 각각 가지는 다수(n)의 래치들(421-42n)을 포함하며, 상기 래치들(421-42n) 각각은 상기 래치 입력에서 상기 펄스의 일부의 수신에 응답하여 래치 출력 포트 상태를 예정된 제 1 상태로 설정하도록 적응되고, 상기 다수(n)의 래치들(421-42n) 중 선택된 래치(421)는 상기 다수(n)의 지연 엘리먼트들(411-41n) 중 마지막 지연 엘리먼트(41n)의 출력(49n)에 연결되는 래치 리셋(56)을 가지며 상기 래치 리셋에서 상기 펄스의 일부의 수신에 응답하여 해당 래치(421)의 상태를 예정된 제 2 상태로 설정하도록 적응되는 것을 특징으로 하는, 펄스 폭 검출 장치.
  15. 제 14 항에 있어서,
    상기 다수(n)의 래치들(421-42n) 중 상기 선택된 래치(421)는 상기 다수(n)의 래치들(421-42n) 중 제 1 래치(421)인 것을 특징으로 하는 펄스 폭 검출 장치.
  16. 제 1 항에 있어서,
    상기 제 1 디바이스는 병렬로 연결된 인에이블 포트들(451-45n)을 가지는 다수(n)의 지연 엘리먼트들(411-41n)을 포함하고, 상기 다수(n)의 지연 엘리먼트들(411-41n) 각각은 대응하는 인에이블 포트(451-45n)에서 수신되는 상기 펄스의 제 1 에지 및 제 2 에지에 의하여 각각 활성화 및 비활성화되도록 적응되고, 각 지연 엘리먼트(411-41n)는 상기 펄스를 대응하는 시간 지연만큼 지연시켜 지연 엘리먼트 입력 포트(471-47n)로부터 출력 포트(491-49n)로 전송하며;
    상기 제 2 디바이스는 다수(n-1)의 래치들(421-42n-1)을 포함하고, 상기 각각의 래치는 대응하는 지연 엘리먼트 입력 포트(471-47n)에 연결되는 래치 입력 포트를 각각 가지고, 상기 래치 입력 포트에서 상기 펄스의 제 1 에지의 수신에 응답하여 래치 출력 포트에 DC 신호를 제공하도록 적응되는 것을 특징으로 하는 펄스 폭 검출 장치.
  17. 제 16 항에 있어서,
    상기 다수(n)의 지연 엘리먼트들(411-41n)은 직렬 연결되는 것을 특징으로 하는 펄스 폭 검출 장치.
  18. 제 1 항에 있어서,
    상기 제 1 디바이스는 다수의 지연 엘리먼트(401-40n)를 포함하고, 상기 각각의 지연 엘리먼트(40i)는 양 포트가 상기 펄스를 수신하기 위하여 선택적으로 연결되는 지연 엘리먼트 입력 포트(46i) 및 지연 엘리먼트 인에이블 포트(44i)를 포함하고, 상기 지연 엘리먼트(40i)는 상기 인에이블 포트(44i)에 입력되는 상기 펄스에 의하여 인에이블 및 디스에이블되며, 상기 지연 엘리먼트(40i)는 상기 지연 엘리먼트 입력 포트(46i)에서 제 1 시간에 상기 펄스를 수신하고 상기 제 1 시간보다 늦은 제 2 시간에 지연 엘리먼트 출력 포트(48i)로 상기 펄스를 제공하도록 구성되며;
    상기 제 2 디바이스는 상기 지연 엘리먼트 출력 포트(50i)에 연결되는 래칭 엘리먼트 입력 포트(50i)를 포함하는 래칭 엘리먼트(42i)를 포함하며, 상기 래칭 엘리먼트(42i)는 상기 래칭 엘리먼트(42i)의 입력 포트(50i)에서 상기 펄스의 적어도 일부의 수신에 응답하여 래칭 엘리먼트(42i) 출력 포트(48i)에 DC 신호를 제공하도록 구성되는 것을 특징으로 하는 펄스 폭 검출 장치.
  19. 제 18 항에 있어서,
    상기 제 2 디바이스는 상기 지연 엘리먼트 입력 포트(46i+1)에 연결된 입력 포트(50i+1)를 가진 제 2 래칭 엘리먼트(42i+1)를 더 포함하는 것을 특징으로 하는 펄스 폭 검출 장치.
  20. 제 1 항에 있어서,
    상기 제 1 디바이스는 지연 엘리먼트들(401-40n)이 수신하는 신호에 존재하는 펄스의 리딩 에지 및 트레일링 에지에 의하여 각각 병렬로 활성화 및 비활성화되도록 적응되고, 서로 직렬 연결된 다수(n)의 지연 엘리먼트들(401-40n)을 포함하며, 각각의 지연 엘리먼트들(401-40n)은 자신의 지연 엘리먼트 입력 포트(461-46n)에서 상기 신호를 수신하고 상기 신호를 시간 지연만큼 지연시켜 자신의 지연 엘리먼트 출력 포트(481-48n)로 출력하도록 적응되고;
    상기 제 2 디바이스는, 대응하는 지연 엘리먼트 입력 포트(461-46n)에 연결되는 검출기 입력 포트(501-50n)를 각각 가지고, 상기 검출기 입력 포트(501-50n)에서 상기 펄스의 리딩 에지의 수신에 응답하여 상기 검출기 출력 포트(581-58n)의 상태를 소정의 제 1 DC 레벨로 설정하도록 적응되는 다수(n)의 검출기들(421-42n)을 포함하며, 상기 다수(n)의 검출기들(421-42n) 중 제 1 검출기(421)는 상기 다수(n)의 지연 엘리먼트들(401-40n) 중 마지막 지연 엘리먼트(42n)의 출력(48n)에 연결된 검출기 리셋(56)을 가지고 상기 검출기 리셋(56)에서 상기 펄스의 리딩 에지의 수신에 응답하여 검출기 출력(581)의 상태를 소정의 제 2 DC 레벨로 설정하도록 적응되는 것을 특징으로 하는 펄스 폭 검출 장치.
  21. 제 1 항에 있어서,
    상기 장치는 적어도 하나의 펄스를 갖는 신호를 생성하는 회로(22)를 더 포함하며, 상기 펄스가 상기 장치의 상기 제 1 디바이스를 활성화 및 비활성화하는 것을 특징으로 하는 펄스 폭 검출 장치.
  22. 제 21 항에 있어서, 상기 장치에 연결되며 상기 다수의 출력 포트들로부터 상기 하나 이상의 표시를 검출하도록 적응되는 검사기(14)를 더 포함하며, 상기 검사기(14)는 상기 제 1 주파수보다 낮은 동작 주파수를 갖는 것을 특징으로 하는 펄스 폭 검출 장치.
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