JPH01150868A - パルス検査回路 - Google Patents
パルス検査回路Info
- Publication number
- JPH01150868A JPH01150868A JP30987787A JP30987787A JPH01150868A JP H01150868 A JPH01150868 A JP H01150868A JP 30987787 A JP30987787 A JP 30987787A JP 30987787 A JP30987787 A JP 30987787A JP H01150868 A JPH01150868 A JP H01150868A
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- JP
- Japan
- Prior art keywords
- gate
- pulse
- circuit
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 11
- 230000001960 triggered effect Effects 0.000 claims abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 238000007689 inspection Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- 230000002950 deficient Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Measuring Phase Differences (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デジタル回路のパルス信号の位相やパルス幅
を検査するパルス検査回路に関するものである。
を検査するパルス検査回路に関するものである。
従来の技術
デジタル回路を検査する場合、デジタル回路がら出力さ
れるパルス信号のパルス幅や位相をオシロスコープで観
測することによって検査されることが多い。
れるパルス信号のパルス幅や位相をオシロスコープで観
測することによって検査されることが多い。
発明が解決しようとする問題点
検査するデジタル回路が複雑になると数多くのパルス信
号が出力されることになるが、パルス信号が多くなると
オシロスコープの観測による検査は長時間必要になり、
著しく能率が低下するものとなりコストアップの要因に
なる。
号が出力されることになるが、パルス信号が多くなると
オシロスコープの観測による検査は長時間必要になり、
著しく能率が低下するものとなりコストアップの要因に
なる。
問題点を解決するための手段
本発明は、デジタル回路の標準パルス信号と、そのパル
ス信号の遅延信号とを第１の排他的論理和（Ｅｘｃｌｕ
ｓｉｖｅ−ＯＲ１以下、Ｅｘ−ＯＲと記す）ゲートに加
え、その出力信号でパルス信号の許容値を作成し、また
、第２の遅延回路で遅延された前記標準パルス信号と、
第３の遅延回路で遅延された被検査パルス信号とを第２
のＥｘ−ＯＲゲートで検知パルス信号を作成し、さらに
、第１のＥｘ−ＯＲゲートの出力信号（許容値）は信号
反転され、第２のＥｘ−ＯＲゲートの出力信号（検知パ
ルス信号）は論理積（ＡＮＤ）ゲートを介して否定論理
１ （ＮＡＮＤ）ゲートに入力され、そして、前記ＮＡ
ＮＤゲートの出力信号でトリガーされ、出力が反転する
リセット・セット・フリップフロップ（Ｒ５−ＦＦ）の
出力状態を表示する発光ダイオード（ＬＥＤ）で被検査
回路の良し、悪しを表示させるように構成したものであ
る。
ス信号の遅延信号とを第１の排他的論理和（Ｅｘｃｌｕ
ｓｉｖｅ−ＯＲ１以下、Ｅｘ−ＯＲと記す）ゲートに加
え、その出力信号でパルス信号の許容値を作成し、また
、第２の遅延回路で遅延された前記標準パルス信号と、
第３の遅延回路で遅延された被検査パルス信号とを第２
のＥｘ−ＯＲゲートで検知パルス信号を作成し、さらに
、第１のＥｘ−ＯＲゲートの出力信号（許容値）は信号
反転され、第２のＥｘ−ＯＲゲートの出力信号（検知パ
ルス信号）は論理積（ＡＮＤ）ゲートを介して否定論理
１ （ＮＡＮＤ）ゲートに入力され、そして、前記ＮＡ
ＮＤゲートの出力信号でトリガーされ、出力が反転する
リセット・セット・フリップフロップ（Ｒ５−ＦＦ）の
出力状態を表示する発光ダイオード（ＬＥＤ）で被検査
回路の良し、悪しを表示させるように構成したものであ
る。
作用
本発明によると、被検査パルス信号のパルス幅と位相と
が標準パルス信号の許容値内の場合は、第２のＥｘ−Ｏ
Ｒゲートの出力パルス幅（検知パルス）が第１のＥｘ−
ＯＲゲートの出力パルス幅（許容値）より小さいために
、ＮＡＮＤゲートからトリガーパルスが出力されないの
で、Ｒ８−ＦＦが反転せず表示回路のＬＥＤも点灯され
ない。
が標準パルス信号の許容値内の場合は、第２のＥｘ−Ｏ
Ｒゲートの出力パルス幅（検知パルス）が第１のＥｘ−
ＯＲゲートの出力パルス幅（許容値）より小さいために
、ＮＡＮＤゲートからトリガーパルスが出力されないの
で、Ｒ８−ＦＦが反転せず表示回路のＬＥＤも点灯され
ない。
一方、被検査パルス信号のパルス幅や位相が標準パルス
信号の許容値からはみ出した場合は、第２のＥｘ−ＯＲ
ゲートの出力パルス幅（検知パルス）が第１のＥｘ−Ｏ
Ｒゲートの出力パルス幅（許容値〉より大きいので、Ｎ
ＡＮＤゲートからトリガーパルスが出力され、Ｒ３−Ｆ
Ｆが反転して、表示回路のＬＥＤが点灯される。
信号の許容値からはみ出した場合は、第２のＥｘ−ＯＲ
ゲートの出力パルス幅（検知パルス）が第１のＥｘ−Ｏ
Ｒゲートの出力パルス幅（許容値〉より大きいので、Ｎ
ＡＮＤゲートからトリガーパルスが出力され、Ｒ３−Ｆ
Ｆが反転して、表示回路のＬＥＤが点灯される。
実施例
第１図は、本発明のパルス検査回路の回路図であり、第
２図は第１図の各部の信号波形図を示す。
２図は第１図の各部の信号波形図を示す。
第１図のパルス検査回路は、標準回路と被検査回路（検
体）とに同一の入力パルス信号を印加し、双方の出力パ
ルスの位相とパルス幅を比較検査するものである。第１
図の入力端子１に標準回路が接続され第２図Ａに示す標
準パルスが入力される。この標準パルスは、第１のＥｘ
−ＯＲ２の一方の入力端子に入力され、また、この標準
パルスを第１の遅延回路３で遅延された信号（第２図Ｂ
）が他方の入力端子に入力される。従って、第１のＥｘ
−＝ＯＲ２の出力端子には、第１の遅延回路３の遅延時
間が、ハイレベルになる第２図Ｃのパルス信号が出力さ
れる。この第２図Ｃのパルス信号のハイレベルのパルス
幅が被検査パルスの立上りと立下りの許容幅になる。
体）とに同一の入力パルス信号を印加し、双方の出力パ
ルスの位相とパルス幅を比較検査するものである。第１
図の入力端子１に標準回路が接続され第２図Ａに示す標
準パルスが入力される。この標準パルスは、第１のＥｘ
−ＯＲ２の一方の入力端子に入力され、また、この標準
パルスを第１の遅延回路３で遅延された信号（第２図Ｂ
）が他方の入力端子に入力される。従って、第１のＥｘ
−＝ＯＲ２の出力端子には、第１の遅延回路３の遅延時
間が、ハイレベルになる第２図Ｃのパルス信号が出力さ
れる。この第２図Ｃのパルス信号のハイレベルのパルス
幅が被検査パルスの立上りと立下りの許容幅になる。
標準パルスは、第１の遅延回路３の約１／２の遅延時間
を有する第２の遅延回路４で第２図りのように遅延され
、第２のＥｘ−ＯＲゲート５の一方の入力端子に入力さ
れる。被検査回路（検体）の信号は、入力端子６に入力
される。従って、被検査回路のパルス信号は、第２の遅
延回路４と同程度の遅延時間を有する第３の遅延回路７
で遅延され、第２図Ｅのような波形となって、第２のＥ
ｘ−ＯＲゲート５の他方の入力端子に入力される。この
結果、第２のＥｘ−ＯＲゲート５の出力信号は、第２図
Ｆのパルス信号になり、これが検知パルスとなる。第１
のＥｘ−ＯＲゲート２の出力信号、すなわち第２図Ｃの
波形パルスは、インバータで反転されてＮＡＮＤゲート
８の一方の入力端子に、また第２のＥｘ−ＯＲゲート５
の出力信号はＡＮＤゲートを介してＮＡＮＤゲート８の
他方の入力端子に入力される。第２図Ｆの波形で示され
る第２のＥｘ−ＯＲゲート５の出力信号のハイレベルが
、第２図Ｃの波形で示される第１のＥｘ−ＯＲゲート２
の出力信号のハイレベル内にある場合は、被検査回路は
良品であり、ＮＡＮＤゲート８の出力が第２図Ｇのよう
なハイレベルになり、トリガーパルスが出力されない。
を有する第２の遅延回路４で第２図りのように遅延され
、第２のＥｘ−ＯＲゲート５の一方の入力端子に入力さ
れる。被検査回路（検体）の信号は、入力端子６に入力
される。従って、被検査回路のパルス信号は、第２の遅
延回路４と同程度の遅延時間を有する第３の遅延回路７
で遅延され、第２図Ｅのような波形となって、第２のＥ
ｘ−ＯＲゲート５の他方の入力端子に入力される。この
結果、第２のＥｘ−ＯＲゲート５の出力信号は、第２図
Ｆのパルス信号になり、これが検知パルスとなる。第１
のＥｘ−ＯＲゲート２の出力信号、すなわち第２図Ｃの
波形パルスは、インバータで反転されてＮＡＮＤゲート
８の一方の入力端子に、また第２のＥｘ−ＯＲゲート５
の出力信号はＡＮＤゲートを介してＮＡＮＤゲート８の
他方の入力端子に入力される。第２図Ｆの波形で示され
る第２のＥｘ−ＯＲゲート５の出力信号のハイレベルが
、第２図Ｃの波形で示される第１のＥｘ−ＯＲゲート２
の出力信号のハイレベル内にある場合は、被検査回路は
良品であり、ＮＡＮＤゲート８の出力が第２図Ｇのよう
なハイレベルになり、トリガーパルスが出力されない。
従って、Ｒ８−ＦＦ９の出力信号は反転しないために、
表示回路１０のＬＥＤは点灯されない。被検査パルスが
第２図Ｅ゛のように第２図Ｃの波形内、すなわち許容幅
から、はみ出た場合、第２のＥｘ−ＯＲゲート５の出力
信号も、第２図Ｆ′のように、許容幅からはみ出す。そ
の結果、ＮＡＮＤゲート８の出力が第２図Ｇ゛のように
なり、トリガーパルス（ローレベル）が出力され、Ｒ３
−ＦＦ９を反転させ、表示回路１０のＬＥＤを点灯し、
不良表示する。
表示回路１０のＬＥＤは点灯されない。被検査パルスが
第２図Ｅ゛のように第２図Ｃの波形内、すなわち許容幅
から、はみ出た場合、第２のＥｘ−ＯＲゲート５の出力
信号も、第２図Ｆ′のように、許容幅からはみ出す。そ
の結果、ＮＡＮＤゲート８の出力が第２図Ｇ゛のように
なり、トリガーパルス（ローレベル）が出力され、Ｒ３
−ＦＦ９を反転させ、表示回路１０のＬＥＤを点灯し、
不良表示する。
なお、第２のＥｘ−ＯＲゲート５の出力が人力されるＡ
ＮＤゲートの他方の入力端子１１は、彼検査回路の検査
期間を限定するストローブパルスの入力端子であり、ハ
イレベルの時だけ検査される。Ｒ３−ＦＦ９のリセット
端子１２は、検査開始直後にローレベルになり、Ｒ３−
ＦＦ９が初期設定され、検査時はハイレベルに保たれる
。
ＮＤゲートの他方の入力端子１１は、彼検査回路の検査
期間を限定するストローブパルスの入力端子であり、ハ
イレベルの時だけ検査される。Ｒ３−ＦＦ９のリセット
端子１２は、検査開始直後にローレベルになり、Ｒ３−
ＦＦ９が初期設定され、検査時はハイレベルに保たれる
。
発明の効果
本発明によれば、標準パルスを第１の遅延回路３で遅延
させることによって形成した許容幅で検査規格を設定す
ることができる。被検査パルスを第３の遅延回路７で遅
延することで、回路部品のバラツキによって生じるパル
ス位相の遅早があっても、パルス幅が許容幅を越えた場
合でも検知され、不良表示することができる。検査する
パルス信号数が多い場合は、信号数に応じて、本発明の
パルス検査回路を増大すればよ（、デジタル回路のパル
ス信号のパルス幅や位相を簡単な回路で短時間に検査す
ることができる。
させることによって形成した許容幅で検査規格を設定す
ることができる。被検査パルスを第３の遅延回路７で遅
延することで、回路部品のバラツキによって生じるパル
ス位相の遅早があっても、パルス幅が許容幅を越えた場
合でも検知され、不良表示することができる。検査する
パルス信号数が多い場合は、信号数に応じて、本発明の
パルス検査回路を増大すればよ（、デジタル回路のパル
ス信号のパルス幅や位相を簡単な回路で短時間に検査す
ることができる。
第１図は本発明のパルス検査回路の回路図、第２図は第
１図の各部の信号波形図（ただしＥ。 Ｆ、Ｇは被検査回路が良品の場合、Ｅ’、Ｆ’。 Ｇ゛は不良品の場合の信号波形）である。 １・・・・・・標準パルスの入力端子、２・・・・・・
第１のＥｘｃｌｕｓ １ｖｅ−ＯＲゲート、３・・・・
・・第１の遅延回路、４・・・・・・第２の遅延回路、
５・・・・・・第２のＥｘｃ ｌ ｕ ｓ ｉ ｖｅ−
ＯＲゲート、６・・・・・・被検査パルス入力端子、７
・・・・・・第３の遅延回路、８・・・・・・ＮＡＮＤ
ゲート、９・・・・・・Ｒ３−ＦＦ、１０・・・・・・
表示回路、１１・・・・・・ストローブ端子、１２・・
・・・・リセット端子。 代理人の氏名 弁理士 中尾敏男 ほか１名第２図
１図の各部の信号波形図（ただしＥ。 Ｆ、Ｇは被検査回路が良品の場合、Ｅ’、Ｆ’。 Ｇ゛は不良品の場合の信号波形）である。 １・・・・・・標準パルスの入力端子、２・・・・・・
第１のＥｘｃｌｕｓ １ｖｅ−ＯＲゲート、３・・・・
・・第１の遅延回路、４・・・・・・第２の遅延回路、
５・・・・・・第２のＥｘｃ ｌ ｕ ｓ ｉ ｖｅ−
ＯＲゲート、６・・・・・・被検査パルス入力端子、７
・・・・・・第３の遅延回路、８・・・・・・ＮＡＮＤ
ゲート、９・・・・・・Ｒ３−ＦＦ、１０・・・・・・
表示回路、１１・・・・・・ストローブ端子、１２・・
・・・・リセット端子。 代理人の氏名 弁理士 中尾敏男 ほか１名第２図
Claims (1)
- 一方の入力端子に標準パルスが入力され、他方の入力端
子に第１の遅延回路で遅延された前記標準パルスが入力
される第１の排他的論理和ゲートと、一方の入力端子に
前記標準パルスが第２の遅延回路で遅延されて入力され
、他方の入力端子に第３の遅延回路で遅延された被検査
パルスが入力される第２の排他的論理和ゲートと、前記
第１の排他的論理和ゲートの出力反転信号と前記第２の
排他的論理和ゲートの出力信号とが入力される否定論理
積ゲートと、前記否定論理積ゲートの出力信号でトリガ
ーされるフリップフロップと、前記フリップフロップの
出力状態を表示する表示回路とからなるパルス検査回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30987787A JPH01150868A (ja) | 1987-12-08 | 1987-12-08 | パルス検査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30987787A JPH01150868A (ja) | 1987-12-08 | 1987-12-08 | パルス検査回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01150868A true JPH01150868A (ja) | 1989-06-13 |
Family
ID=17998378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30987787A Pending JPH01150868A (ja) | 1987-12-08 | 1987-12-08 | パルス検査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01150868A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107405999A (zh) * | 2015-03-31 | 2017-11-28 | 爱科国际有限公司 | 车辆油门系统 |
| CN109900971A (zh) * | 2017-12-11 | 2019-06-18 | 长鑫存储技术有限公司 | 脉冲信号延时检测方法、装置以及半导体存储器 |
-
1987
- 1987-12-08 JP JP30987787A patent/JPH01150868A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107405999A (zh) * | 2015-03-31 | 2017-11-28 | 爱科国际有限公司 | 车辆油门系统 |
| CN109900971A (zh) * | 2017-12-11 | 2019-06-18 | 长鑫存储技术有限公司 | 脉冲信号延时检测方法、装置以及半导体存储器 |
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