JPH06148285A - 半導体集積回路の検査方法 - Google Patents
半導体集積回路の検査方法Info
- Publication number
- JPH06148285A JPH06148285A JP4299502A JP29950292A JPH06148285A JP H06148285 A JPH06148285 A JP H06148285A JP 4299502 A JP4299502 A JP 4299502A JP 29950292 A JP29950292 A JP 29950292A JP H06148285 A JPH06148285 A JP H06148285A
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- Japan
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- integrated circuit
- circuit
- output
- input
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Abstract
(57)【要約】
【目的】 シフトレジスターや、パネルドライバー等の
集積回路における一つの入力端子から複数の出力端子へ
の伝搬遅延時間を、出力端子の数によらず一定の回数で
簡単に測定する。 【構成】 被測定集積回路１の複数の出力端子３１〜３
６をそれぞれアンド回路またはオア回路で構成された多
入力論理回路５の入力端子に接続し、多入力論理回路５
の出力変化と基準入力信号との時間差を伝搬遅延時間測
定回路４で測定する。
集積回路における一つの入力端子から複数の出力端子へ
の伝搬遅延時間を、出力端子の数によらず一定の回数で
簡単に測定する。 【構成】 被測定集積回路１の複数の出力端子３１〜３
６をそれぞれアンド回路またはオア回路で構成された多
入力論理回路５の入力端子に接続し、多入力論理回路５
の出力変化と基準入力信号との時間差を伝搬遅延時間測
定回路４で測定する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の検査
方法に関するものである。
方法に関するものである。
【０００２】
【従来の技術】半導体集積回路において、シフトレジス
タ、パネルドライバー等の高速ＩＣは、入力端子に信号
が入力されてから出力端子に信号が出力されるまでの伝
搬遅延時間の測定が、ＩＣの性能保証上重要な検査項目
となる。
タ、パネルドライバー等の高速ＩＣは、入力端子に信号
が入力されてから出力端子に信号が出力されるまでの伝
搬遅延時間の測定が、ＩＣの性能保証上重要な検査項目
となる。
【０００３】このような伝搬遅延時間の測定には、通
常、図３に示すように各出力端子にリレーを接続し、リ
レーの切り換えによって測定したい出力端子を選択し、
入力端子との間の伝搬遅延時間を測定するのがもっとも
簡単な方法である。
常、図３に示すように各出力端子にリレーを接続し、リ
レーの切り換えによって測定したい出力端子を選択し、
入力端子との間の伝搬遅延時間を測定するのがもっとも
簡単な方法である。
【０００４】図３において、１は被測定集積回路、２は
被測定集積回路１の入力端子、３１〜３６は被測定集積
回路１の出力端子、４は伝搬遅延時間測定回路、４１，
４２は伝搬遅延時間測定回路４の入力端子への信号線、
５１〜５６は被測定集積回路１の出力端子切り替えリレ
ーである。
被測定集積回路１の入力端子、３１〜３６は被測定集積
回路１の出力端子、４は伝搬遅延時間測定回路、４１，
４２は伝搬遅延時間測定回路４の入力端子への信号線、
５１〜５６は被測定集積回路１の出力端子切り替えリレ
ーである。
【０００５】
【発明が解決しようとする課題】現在では、ＩＣの特
性、機能の向上から出力端子の数も増え、各端子間の伝
搬遅延時間や、伝搬遅延時間の端子間ばらつき測定等の
効率化が、検査上、重要になってきており、上記のよう
な測定手段では、端子数の増加とともに測定時間も比例
して増加し、また、測定回路も端子数だけ切り換えリレ
ーが必要になる等、量産現場でのＩＣ１個あたりの検査
時間や、測定ボードの消耗部品であるリレーのメンテナ
ンス等による生産コストの増加という課題をいかに抑え
るかが重要なポイントとなる。
性、機能の向上から出力端子の数も増え、各端子間の伝
搬遅延時間や、伝搬遅延時間の端子間ばらつき測定等の
効率化が、検査上、重要になってきており、上記のよう
な測定手段では、端子数の増加とともに測定時間も比例
して増加し、また、測定回路も端子数だけ切り換えリレ
ーが必要になる等、量産現場でのＩＣ１個あたりの検査
時間や、測定ボードの消耗部品であるリレーのメンテナ
ンス等による生産コストの増加という課題をいかに抑え
るかが重要なポイントとなる。
【０００６】このようなＩＣに対しては、ロジックテス
ターで各出力端子の切り換え時間をタイミング検査とし
て実施することも可能であるが、ＩＣ自体の高速化によ
り、伝搬遅延時間が数１０ナノ秒というものもできてお
り、この方法でＩＣを検査するには、１００ＭＨｚ程度
の分解能を持つロジックテスターが必要になるため、検
査設備のコスト面で非常に不利なものとなる。
ターで各出力端子の切り換え時間をタイミング検査とし
て実施することも可能であるが、ＩＣ自体の高速化によ
り、伝搬遅延時間が数１０ナノ秒というものもできてお
り、この方法でＩＣを検査するには、１００ＭＨｚ程度
の分解能を持つロジックテスターが必要になるため、検
査設備のコスト面で非常に不利なものとなる。
【０００７】
【課題を解決するための手段】この課題を解決するため
に、本発明は、被測定集積回路を半導体検査装置に装着
する工程と、装着の後、所定の入力信号を印加して被測
定集積回路の電気的特性を測定する検査工程と、検査
後、被測定集積回路を離脱する工程を有する半導体集積
回路の検査方法において、被測定集積回路の測定周辺回
路の構成部品を備え、かつ、構成部品の接続状態を切り
替える手段を持つ測定ボード上の多入力論理回路の複数
の入力端子と、被測定集積回路の複数の出力端子とをそ
れぞれ１対１に接続し、被測定集積回路の複数の出力信
号を多入力論理回路の出力信号として測定し、被測定集
積回路の複数の出力信号を多入力論理回路の一つの出力
信号として検査することを特徴とする。
に、本発明は、被測定集積回路を半導体検査装置に装着
する工程と、装着の後、所定の入力信号を印加して被測
定集積回路の電気的特性を測定する検査工程と、検査
後、被測定集積回路を離脱する工程を有する半導体集積
回路の検査方法において、被測定集積回路の測定周辺回
路の構成部品を備え、かつ、構成部品の接続状態を切り
替える手段を持つ測定ボード上の多入力論理回路の複数
の入力端子と、被測定集積回路の複数の出力端子とをそ
れぞれ１対１に接続し、被測定集積回路の複数の出力信
号を多入力論理回路の出力信号として測定し、被測定集
積回路の複数の出力信号を多入力論理回路の一つの出力
信号として検査することを特徴とする。
【０００８】
【作用】被測定集積回路の複数の端子の出力変化を、多
入力論理回路によって切り替わり時間がもっとも速い端
子あるいはもっとも遅い端子を選択することで、伝搬遅
延時間の最小値、または最大値を一度で測定できる。
入力論理回路によって切り替わり時間がもっとも速い端
子あるいはもっとも遅い端子を選択することで、伝搬遅
延時間の最小値、または最大値を一度で測定できる。
【０００９】
【実施例】本発明の一実施例について、図１および図２
を参照して説明する。
を参照して説明する。
【００１０】図１において、１は被測定集積回路、２は
被測定集積回路１の入力端子、３１〜３６は被測定集積
回路１の出力端子、４は伝搬遅延時間測定回路、４１，
４２は伝搬遅延時間測定回路４の入力端子への信号線、
５は多入力論理回路で、オア回路またはアンド回路で構
成されている。５１〜５６は被測定集積回路１の出力端
子３６から多入力論理回路５の入力端子への信号線であ
る。
被測定集積回路１の入力端子、３１〜３６は被測定集積
回路１の出力端子、４は伝搬遅延時間測定回路、４１，
４２は伝搬遅延時間測定回路４の入力端子への信号線、
５は多入力論理回路で、オア回路またはアンド回路で構
成されている。５１〜５６は被測定集積回路１の出力端
子３６から多入力論理回路５の入力端子への信号線であ
る。
【００１１】図２に被測定集積回路１からの入力信号等
と多入力論理回路５の出力信号との関係を示す波形図で
あり、図２（Ａ）は被測定集積回路１からの信号線５１
〜５６の出力波形が低レベルから高レベルに変化したと
きの出力波形であり、図２（Ｂ）は逆に信号線５１〜５
６の出力波形が高レベルから低レベルに変化したときの
出力波形である。
と多入力論理回路５の出力信号との関係を示す波形図で
あり、図２（Ａ）は被測定集積回路１からの信号線５１
〜５６の出力波形が低レベルから高レベルに変化したと
きの出力波形であり、図２（Ｂ）は逆に信号線５１〜５
６の出力波形が高レベルから低レベルに変化したときの
出力波形である。
【００１２】次に、図２（Ａ）にそって図１の実施例を
説明する。アンド回路は、入力がすべて高レベルである
ならば、出力が高レベルであり、どれかひとつでも入力
が低レベルであれば出力は低レベルとなる。
説明する。アンド回路は、入力がすべて高レベルである
ならば、出力が高レベルであり、どれかひとつでも入力
が低レベルであれば出力は低レベルとなる。
【００１３】オア回路は、入力がすべて低レベルである
ならば出力が低レベルであり、どれかひとつでも入力端
子が高レベルであるならば出力は高レベルである。
ならば出力が低レベルであり、どれかひとつでも入力端
子が高レベルであるならば出力は高レベルである。
【００１４】これは、被測定集積回路１の伝搬遅延時間
を測定したいすべての出力端子を多入力論理回路５にお
けるアンド回路の入力端子に接続すれば、被測定集積回
路１の出力端子がすべて高レベルにならなければアンド
回路の出力端子は高レベルとはならないことを示す。同
様に、オア回路の入力端子に接続すれば、被測定集積回
路１の出力端子がすべて低レベルにならなければオア回
路の出力端子は低レベルにはならない。
を測定したいすべての出力端子を多入力論理回路５にお
けるアンド回路の入力端子に接続すれば、被測定集積回
路１の出力端子がすべて高レベルにならなければアンド
回路の出力端子は高レベルとはならないことを示す。同
様に、オア回路の入力端子に接続すれば、被測定集積回
路１の出力端子がすべて低レベルにならなければオア回
路の出力端子は低レベルにはならない。
【００１５】図２（Ａ）は被測定集積回路１の出力が低
レベルから高レベルへ変化する場合について示したもの
である。
レベルから高レベルへ変化する場合について示したもの
である。
【００１６】多入力論理回路５がオア回路で構成されて
いるとき、被測定集積回路１の出力端子３１〜３５にあ
らわれる出力信号のうち、伝搬遅延時間がもっとも短か
った端子５４の出力信号が選択される。多入力論理回路
５がアンド回路で構成されているときには、伝搬遅延時
間のもっとも長かった端子５６の出力信号が選択され
る。そして、この選択された信号は多入力論理回路５の
出力端子４２へ出力される。
いるとき、被測定集積回路１の出力端子３１〜３５にあ
らわれる出力信号のうち、伝搬遅延時間がもっとも短か
った端子５４の出力信号が選択される。多入力論理回路
５がアンド回路で構成されているときには、伝搬遅延時
間のもっとも長かった端子５６の出力信号が選択され
る。そして、この選択された信号は多入力論理回路５の
出力端子４２へ出力される。
【００１７】被測定集積回路１の入力端子４１への入力
信号を基準信号として、出力信号４２は伝搬遅延時間測
定回路の入力端子へ接続され、両者の信号の時間差を測
定することで伝搬遅延時間の測定ができる。
信号を基準信号として、出力信号４２は伝搬遅延時間測
定回路の入力端子へ接続され、両者の信号の時間差を測
定することで伝搬遅延時間の測定ができる。
【００１８】同様に、図２（Ｂ）は被測定集積回路１の
出力が高レベルから低レベルへ変化する場合について示
したものである。
出力が高レベルから低レベルへ変化する場合について示
したものである。
【００１９】多入力論理回路５がアンド回路で構成され
ているとき、出力端子３１〜３５のうち伝搬遅延時間が
もっとも短かった端子５２の出力信号が選択され、多入
力論理回路５がオア回路で構成されているとき、伝搬遅
延時間のもっとも長かった端子５５の出力信号が選択さ
れ、多入力論理回路５の出力端子へ出力される。
ているとき、出力端子３１〜３５のうち伝搬遅延時間が
もっとも短かった端子５２の出力信号が選択され、多入
力論理回路５がオア回路で構成されているとき、伝搬遅
延時間のもっとも長かった端子５５の出力信号が選択さ
れ、多入力論理回路５の出力端子へ出力される。
【００２０】基準となる入力信号（信号線４１）と多入
力論理回路５の出力信号（信号線４２）との時間差を伝
搬遅延時間測定回路４で測定することで、伝搬遅延時間
を求めることができる。
力論理回路５の出力信号（信号線４２）との時間差を伝
搬遅延時間測定回路４で測定することで、伝搬遅延時間
を求めることができる。
【００２１】
【発明の効果】この検査方法によると、図４の真理値表
に示すように、４回の測定で、伝搬遅延時間のばらつ
き、ならびに伝搬遅延時間の最小値と最大値とを測定す
ることができる。これは測定したい端子数がいくつであ
っても、４回測定することによって伝搬遅延時間に関す
る測定ができるということになり、検査時間の大幅な短
縮が可能になる。また、設備コストのかかる高速ロジッ
クテスターも必要なく、検査コストも低く抑えることが
できる。
に示すように、４回の測定で、伝搬遅延時間のばらつ
き、ならびに伝搬遅延時間の最小値と最大値とを測定す
ることができる。これは測定したい端子数がいくつであ
っても、４回測定することによって伝搬遅延時間に関す
る測定ができるということになり、検査時間の大幅な短
縮が可能になる。また、設備コストのかかる高速ロジッ
クテスターも必要なく、検査コストも低く抑えることが
できる。
【図１】本発明の一実施例の検査方法を説明するための
回路図
回路図
【図２】図１における多入力論理回路５の入力信号と出
力信号との関係を示す波形図
力信号との関係を示す波形図
【図３】従来の測定回路図
【図４】本発明の方法における真理値を示す図表
１ 被測定集積回路 ２ 被測定集積回路１の入力端子 ３１〜３６ 被測定集積回路１の出力端子 ４ 伝搬遅延時間測定回路 ４１，４２ 伝搬遅延時間測定回路４の入力信号線 ５ 多入力論理回路 ５１〜５６ 被測定集積回路１から多入力論理回路５へ
の信号線
の信号線
Claims (1)
- 【請求項１】 被測定集積回路を半導体検査装置に装着
する工程と、装着の後、所定の入力信号を印加して前記
被測定集積回路の電気的特性を測定する検査工程と、検
査後、前記被測定集積回路を離脱する工程を有する半導
体集積回路の検査方法において、前記被測定集積回路の
測定周辺回路の構成部品を備え、かつ、前記構成部品の
接続状態を切り替える手段を持つ測定ボード上の多入力
論理回路の複数の入力端子と、前記被測定集積回路の複
数の出力端子とをそれぞれ１対１に接続し、前記被測定
集積回路の複数の出力信号を前記多入力論理回路の出力
信号として測定し、前記被測定集積回路の複数の出力信
号を前記多入力論理回路の一つの出力信号として検査す
ることを特徴とする半導体集積回路の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04299502A JP3088575B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体集積回路の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04299502A JP3088575B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体集積回路の検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06148285A true JPH06148285A (ja) | 1994-05-27 |
| JP3088575B2 JP3088575B2 (ja) | 2000-09-18 |
Family
ID=17873415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04299502A Expired - Fee Related JP3088575B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体集積回路の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3088575B2 (ja) |
-
1992
- 1992-11-10 JP JP04299502A patent/JP3088575B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3088575B2 (ja) | 2000-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |