JP2001153926A - 半導体検査装置 - Google Patents
半導体検査装置Info
- Publication number
- JP2001153926A JP2001153926A JP33606699A JP33606699A JP2001153926A JP 2001153926 A JP2001153926 A JP 2001153926A JP 33606699 A JP33606699 A JP 33606699A JP 33606699 A JP33606699 A JP 33606699A JP 2001153926 A JP2001153926 A JP 2001153926A
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- Japan
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- circuit
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Abstract
(57)【要約】
【課題】 半導体素子を多数個同時測定を行う場合に同
時測定数が増加するに伴い、接地電位が変動し素子が誤
動作し正常に測定できなくなる。 【解決手段】 半導体素子へ信号を入出力する際に個々
の素子ごとにタイミングをずらし、同一タイミングで動
作しない構成をとることで接地電位の変動を抑える。
時測定数が増加するに伴い、接地電位が変動し素子が誤
動作し正常に測定できなくなる。 【解決手段】 半導体素子へ信号を入出力する際に個々
の素子ごとにタイミングをずらし、同一タイミングで動
作しない構成をとることで接地電位の変動を抑える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の電気的
特性検査を多数個同時測定手法を用いて行う半導体検査
装置に関する。
特性検査を多数個同時測定手法を用いて行う半導体検査
装置に関する。
【０００２】
【従来の技術】従来の半導体素子の電気特性検査を多数
個同時測定手法を用いて行う半導体検査装置は、半導体
素子に信号を印加する入力信号、及び半導体素子からの
出力信号は、いかなる同時測定数においても必ず同一タ
イミングで動作するように構成されていた。
個同時測定手法を用いて行う半導体検査装置は、半導体
素子に信号を印加する入力信号、及び半導体素子からの
出力信号は、いかなる同時測定数においても必ず同一タ
イミングで動作するように構成されていた。
【０００３】
【発明が解決しようとする課題】従来の技術では半導体
素子の電気特性検査で多数個同時測定を行った場合、半
導体検査装置からの出力信号タイミングおよび半導体素
子から出力される信号の論理比較のタイミングはいかな
る同時測定数であっても全ての同時測定される被測定半
導体素子に対して同一のタイミングである。
素子の電気特性検査で多数個同時測定を行った場合、半
導体検査装置からの出力信号タイミングおよび半導体素
子から出力される信号の論理比較のタイミングはいかな
る同時測定数であっても全ての同時測定される被測定半
導体素子に対して同一のタイミングである。
【０００４】また一方で半導体検査装置から被測定半導
体素子までの配線のインダクタンス等が存在し、更に印
加信号による被測定半導体素子の動作により、少なから
ず接地電位が変動する。多くの場合、接地電位の変動は
同時測定数の増加に比例している。この接地電位の変動
によって相対的に被測定半導体素子に対して本来印加さ
れるべき、例えば電源電圧が変動してしまう場合や、端
子電圧が変動してしまう場合があり、この変動が原因で
被測定半導体素子が誤動作に陥ったり、また本来計測さ
れべき測定値ではなく誤った測定値を出す要因となって
いる。 本発明の目的は、前述した問題点を解決させ
る事にある。
体素子までの配線のインダクタンス等が存在し、更に印
加信号による被測定半導体素子の動作により、少なから
ず接地電位が変動する。多くの場合、接地電位の変動は
同時測定数の増加に比例している。この接地電位の変動
によって相対的に被測定半導体素子に対して本来印加さ
れるべき、例えば電源電圧が変動してしまう場合や、端
子電圧が変動してしまう場合があり、この変動が原因で
被測定半導体素子が誤動作に陥ったり、また本来計測さ
れべき測定値ではなく誤った測定値を出す要因となって
いる。 本発明の目的は、前述した問題点を解決させ
る事にある。
【０００５】
【課題を解決するための手段】この発明の半導体検査装
置は前項で記述した目的を達成するため、同時測定数分
の被測定半導体素子毎に使用する入出力信号発生回路に
それぞれに異なった遅延回路を構成させ、更にそれぞれ
に異なった遅延時間を持たせることにより、同時測定数
分の被測定半導体素子における入出力信号が同じタイミ
ングで変化しないようにするものである。
置は前項で記述した目的を達成するため、同時測定数分
の被測定半導体素子毎に使用する入出力信号発生回路に
それぞれに異なった遅延回路を構成させ、更にそれぞれ
に異なった遅延時間を持たせることにより、同時測定数
分の被測定半導体素子における入出力信号が同じタイミ
ングで変化しないようにするものである。
【０００６】
【発明の実施の形態】以下に添付図面を参照して、この
発明にかかる半導体検査装置の好適な実施の形態を詳細
に説明する。図１において、タイミング発生器１は波形
整形のための基準時間信号１１を生成し、パターン発生
器２は、出力論理データと被測定物から出力される期待
値データを生成し、波形整形回路３はタイミング発生器
１より生成される波形整形のための基準時間信号１１
と、パターン発生器２より生成される論理データから出
力波形を生成する。遅延回路６、１２は基準時間信号１
１に対して時間を遅延させて、出力回路６、１２に出力
波形を送る。出力回路６、１２は、被測定物に出力波形
を出力するためのドライバー機能を有する。
発明にかかる半導体検査装置の好適な実施の形態を詳細
に説明する。図１において、タイミング発生器１は波形
整形のための基準時間信号１１を生成し、パターン発生
器２は、出力論理データと被測定物から出力される期待
値データを生成し、波形整形回路３はタイミング発生器
１より生成される波形整形のための基準時間信号１１
と、パターン発生器２より生成される論理データから出
力波形を生成する。遅延回路６、１２は基準時間信号１
１に対して時間を遅延させて、出力回路６、１２に出力
波形を送る。出力回路６、１２は、被測定物に出力波形
を出力するためのドライバー機能を有する。
【０００７】入力回路７、１３は被測定物９、１０の出
力信号を入力し、論理比較回路８、１４へ被測定物９、
１０の出力信号を伝達する。 論理比較回路８、１４は
タイミング発生器１の信号、およびパターン発生器２の
期待値データを基に入力回路７、１３からの信号と論理
比比較を行う。被測定物への出力信号は、タイミング発
生器１より生成される波形整形のための基準時間信号１
１と、パターン発生器２より生成される論理データから
波形整形回路３で出力波形を生成後、複数の各被測定物
に独立して有する遅延回路４、５を通して各被測定物に
独立して有する出力回路６、１２から被測定物９、１０
へ信号を出力する。
力信号を入力し、論理比較回路８、１４へ被測定物９、
１０の出力信号を伝達する。 論理比較回路８、１４は
タイミング発生器１の信号、およびパターン発生器２の
期待値データを基に入力回路７、１３からの信号と論理
比比較を行う。被測定物への出力信号は、タイミング発
生器１より生成される波形整形のための基準時間信号１
１と、パターン発生器２より生成される論理データから
波形整形回路３で出力波形を生成後、複数の各被測定物
に独立して有する遅延回路４、５を通して各被測定物に
独立して有する出力回路６、１２から被測定物９、１０
へ信号を出力する。
【０００８】被測定物は出力回路６、１２からの信号を
受けて動作し、被測定物９、１０はそれに対応した出力
信号出す。被測定物９、１０の出力を各被測定物に独立
して有する入力回路７、１３に入力し、入力回路７、１
３は各被測定物に独立して有する論理比較回路８、１４
に信号を伝達する。タイミング発生器１およびパターン
発生器２の期待値データは各被測定物に独立して有する
遅延回路４、５を通して論理比較回路８、１４に伝達さ
れ入力回路７、１３の信号と論理比比較を行う。
受けて動作し、被測定物９、１０はそれに対応した出力
信号出す。被測定物９、１０の出力を各被測定物に独立
して有する入力回路７、１３に入力し、入力回路７、１
３は各被測定物に独立して有する論理比較回路８、１４
に信号を伝達する。タイミング発生器１およびパターン
発生器２の期待値データは各被測定物に独立して有する
遅延回路４、５を通して論理比較回路８、１４に伝達さ
れ入力回路７、１３の信号と論理比比較を行う。
【０００９】図２を用いて本発明の波形整形回路３の出
力と被測定物９への入力／出力波形の関係、および波形
整形回路３の出力と被測定物１０の入力／出力波形の関
係を説明する。被測定物９は、波形整形回路３の出力に
対してｔ１の時間遅延して信号を受け取る。被測定物９
から入力回路７に入力される入力信号は、論理比較する
タイミングをｔｓとした場合、タイミング発生器１から
所望する比較のタイミングをｔｓ＋ｔ１の遅延時間を持
たせる。
力と被測定物９への入力／出力波形の関係、および波形
整形回路３の出力と被測定物１０の入力／出力波形の関
係を説明する。被測定物９は、波形整形回路３の出力に
対してｔ１の時間遅延して信号を受け取る。被測定物９
から入力回路７に入力される入力信号は、論理比較する
タイミングをｔｓとした場合、タイミング発生器１から
所望する比較のタイミングをｔｓ＋ｔ１の遅延時間を持
たせる。
【００１０】同様に、被測定物１０は、波形整形回路３
の出力に対してｔ２の時間遅延して信号を受け取る。被
測定物１０から入力回路７に入力される入力信号は、論
理比較するタイミングをｔｓとした場合、タイミング発
生器１から所望する比較のタイミングをｔｓ＋ｔ２の遅
延時間を持たせる。これにより被測定物Ａと被測定物Ｂ
が時間差をもって動作する事になり、同一タイミングで
動作する事がない。被測定物が増えても同様に個々の測
定物に対して個別の遅延時間を持たせることで、同じタ
イミングで信号が変化しないようになる。
の出力に対してｔ２の時間遅延して信号を受け取る。被
測定物１０から入力回路７に入力される入力信号は、論
理比較するタイミングをｔｓとした場合、タイミング発
生器１から所望する比較のタイミングをｔｓ＋ｔ２の遅
延時間を持たせる。これにより被測定物Ａと被測定物Ｂ
が時間差をもって動作する事になり、同一タイミングで
動作する事がない。被測定物が増えても同様に個々の測
定物に対して個別の遅延時間を持たせることで、同じタ
イミングで信号が変化しないようになる。
【００１１】
【発明の効果】本発明の遅延回路を用いた構成による半
導体検査装置により、被測定半導体素子が全く同じタイ
ミングにて動作することが無くなるので接地電位の変動
を抑制する事が出来る。このことを起因とする誤動作が
無くなり正確な試験が行うことができる。 従って歩留
まり低下も抑制し、製造コストの低減が図れる。
導体検査装置により、被測定半導体素子が全く同じタイ
ミングにて動作することが無くなるので接地電位の変動
を抑制する事が出来る。このことを起因とする誤動作が
無くなり正確な試験が行うことができる。 従って歩留
まり低下も抑制し、製造コストの低減が図れる。
【図１】本発明の実施例を示す回路ブロック図である。
【図２】本発明の実施例を説明するための波形整形回路
出力と被測定物の入出力波形を示す図である。
出力と被測定物の入出力波形を示す図である。
１ タイミング発生器 ２ パターン発生器 ３ 波形成形回路 ４ 遅延回路 ５ 遅延回路 ６ 出力回路 ７ 入力回路 ８ 論理比較回路 ９ 被測定物Ａ １０ 被測定物Ｂ １１ 基準時間信号 １２ 出力回路 １３ 入力回路 １４ 論理比較回路
Claims (3)
- 【請求項１】 半導体素子を多数個同時測定手法を用い
て電気特性検査時を実施する際において、同時測定数毎
に独立した遅延回路を有する事を特徴とする半導体検査
装置。 - 【請求項２】 被測定物への出力信号を発生する出力回
路と波形整形回路の間に遅延回路を有し、前記被測定物
からの入力信号を入力する入力回路とタイミング発生器
との間に前記遅延回路を有し、前記遅延回路が前記被測
定物に対応して独立に有する事を特徴とする請求項１に
記載の半導体検査装置。 - 【請求項３】 前記遅延回路が論理比較回路と前記タイ
ミング発生器との間に有する事を特徴とする請求項２に
記載の半導体検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33606699A JP2001153926A (ja) | 1999-11-26 | 1999-11-26 | 半導体検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33606699A JP2001153926A (ja) | 1999-11-26 | 1999-11-26 | 半導体検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001153926A true JP2001153926A (ja) | 2001-06-08 |
Family
ID=18295351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33606699A Pending JP2001153926A (ja) | 1999-11-26 | 1999-11-26 | 半導体検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001153926A (ja) |
-
1999
- 1999-11-26 JP JP33606699A patent/JP2001153926A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040302 |