JP2003329743A

JP2003329743A - 半導体集積回路のテスト方法およびテスト装置

Info

Publication number: JP2003329743A
Application number: JP2002137986A
Authority: JP
Inventors: Masayuki Sato; 正幸佐藤; Hiroshi Kurita; 浩栗田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-05-14
Filing date: 2002-05-14
Publication date: 2003-11-19

Abstract

(57)【要約】【課題】高価なテスタを用いることなく半導体集積回
路装置のロジックテストおよびＤＣテストを行なうこと
が可能なテスト方法およびテスト装置を提供する。【解決手段】任意の論理を構成可能な複数の可変論理
セル（ＶＬＣ）およびアナログ信号を出力可能な複数の
アナログ回路セル（ＤＡＣＢ）または任意の論理を構成
可能でありかつアナログ信号を出力可能な複数の回路セ
ル（ＣＣＢ）と前記複数のセル間を任意に接続可能な可
変接続手段（ＳＭＸ，ＣＳＷ）とを備えた第１半導体集
積回路（１００）にテスト項目ごとにテスト回路の構築
データを送ってテスト回路を構築し、該テスト回路を用
いてテスト対象の第２半導体集積回路（ＤＵＴ）のテス
トを行なうようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置のテスト技術さらには半導体集積回路化された機能再
構成可能なテスト装置に関し、例えばウェハ上の半導体
集積回路回路に対して直流テストやアナログ回路のテス
トおよび論理回路のテストを含む広範囲なテストを行な
うテスト装置に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】図１５に、半導体集積回路の開発の手順
すなわち設計から製造までの一般的な手順を示す。半導
体集積回路を開発する場合、先ず機能動作を中心とした
動作レベルの設計であるシステム設計を行なう（ステッ
プＳ１）。次に、論理ゲートレベルの論理設計とそれを
素子レベルに落とした回路設計を行い（ステップＳ
２）、マスクを製作するとともに、それを利用してウェ
ハ上に半導体集積回路を形成する前工程と呼ばれるウェ
ハ製造工程に移る（ステップＳ３）。その後、前工程で
製造されたウェハを半導体集積回路装置の開発段階にお
けるような暫定的検査条件でのウェハ検査工程であるプ
ローブ検査工程で試験して良否判定を行い、ウェハをチ
ップに分割し、ウェハ検査工程で良品とされたような良
品チップを選別してパッケージへの組み立てを行なう
（ステップＳ４）。この組み立て品は特性評価によりデ
バッグされ（ステップＳ５）、特性が所望の値を満足し
ていると認定される（ステップＳ６）と、最終的テスト
仕様を決めて選別工程で使用されるテスト・プログラム
を作成し、エンジニアリングサンプル認定を経て量産に
移管される（ステップＳ７〜Ｓ１０）。

【０００３】これらの製品評価やテストにはテスタが利
用される。テスタは、例えば図１６に示すように、被テ
スト・デバイスである電子部品としての半導体集積回路
装置ＤＵＴに電源電圧を供給する電源ユニット６１０
と、半導体集積回路装置ＤＵＴに入力するテスト・デー
タおよび期待値を生成するパターン発生器６４０と、発
生された信号を半導体集積回路装置ＤＵＴに入力するド
ライバ６２０と、半導体集積回路装置ＤＵＴに入力する
信号の印加タイミングを発生するタイミング発生器６５
０と、半導体集積回路装置ＤＵＴから出力された信号と
期待値とを比較するコンパレータ６３０と、出力ピンの
電圧レベル検出などの直流テスト（以下、ＤＣテストと
称する）を行なうためのＤＣテスト回路６７０と、これ
らの回路を制御するコントローラ６６０などから構成さ
れている。

【０００４】かかるテスタのアーキテクチャには、複数
のピンでタイミング発生回路とパターン発生回路を共有
するシェアード・リソース方式と、各ピン毎にタイミン
グ発生回路を有しパターン発生回路を共有するパーピン
方式と、各ピン毎にタイミング発生回路とパターン発生
回路を有する方式（本明細書ではフル・パーピン方式と
称する）がある。従来はシェアード・リソース・テスタ
が多く使われており、最近はパーピン方式のテスタが使
われ始めた。今後は、フル・パーピン方式のテスタが使
われると推測される。また、テスタには被テスト・デバ
イスに電力を供給する電源や、デバイスの入出力端子の
ＤＣ特性を評価するＤＣ計測系、デバイスに供給するＤ
Ｃレベルを生成するＤＡＣ（Digital to Analog Conve
rter）変換器等が設けられている。

【０００５】

【発明が解決しようとする課題】従来提供されている半
導体集積回路装置のテスタは一台が数億円もする極めて
高価なものが多かった。また、最近のテスタ言語の多様
化に伴う大きな問題として、量産段階でのテスタ展開や
テスト・プログラム変換がある。すなわち、量産段階で
はそのコスト低減の要件から設計で使用したテスタが適
用されるとは限らなく、設計段階で使用せざるを得ない
ような比較的高性能かつ高価なテスタとは異なる比較的
廉価なテスタへの展開やテスト・プログラムの変換が必
要になることがある。その際、ＧＵＩ（グラフィック・
ユーザ・インタフェース）環境でテスト・プログラムを
生成していると、テスタに律則した環境となりテスタ展
開が出来なくなり、高価な設計用テスタを量産のために
使用せざるを得なくなって、テスト・コストの増大を招
く。特に、設計でパーピン・テスタを使い、製造でシェ
アード・リソース・テスタを使っている場合はリソース
配分を見直す結果となり、一般的には使えないことが多
いため新規テスタの導入が必要となり、大幅なテスト・
コストの増加を来たすこともある。このように、専用の
テスタによる半導体集積回路装置のテストは、非常に高
コストになって来ている。

【０００６】そこで、半導体チップ上に内部回路をテス
トするためのテスト回路を組み込んで効率良くテストで
きるようにしたＤＦＴ（Design For Test）と呼ばれる
テスト容易化技術も提案されている。しかしながら、Ｄ
ＦＴを適用するとチップ面積が増加するため、その分ハ
ード的な面からチップコストが高くなる。また、ＤＦＴ
を適用せずにテスタで充分なテストを行おうとすると、
テストに要する費用が高くなりそれによってチップコス
トの上昇を招くので、両者のトレードオフでいずれを採
用すべきか判定する必要がある。しかし、そのコスト計
算は単純ではないため、過去においては結果的に見積も
りとは逆にコストが高くなってしまうことも多々あっ
た。

【０００７】一方、ウェハもしくはプローブ・カードに
搭載されたプログラマブル論理ＩＣ（ＦＰＧＡ）チップ
によりテスト回路を構成することにより高価なテスタを
用いることなく半導体集積回路装置のテストを行なうこ
とができるようにした発明が、本発明者等によって提案
されている（特開２００１−２１０６８５号）。しかし
ながら、この先願発明におけるテスト回路は半導体集積
回路装置のロジックテストを行なうものであり、半導体
集積回路装置の出力ピンの電圧レベル検出などのＤＣテ
ストを行なうことはできないため、ＤＣテストは別途テ
スタによって行なわざるを得ないものであった。

【０００８】この発明の目的は、高価なテスタを用いる
ことなく半導体集積回路装置のロジックテストおよびＤ
Ｃテストを行なうことが可能なテスト技術を提供するこ
とにある。この発明の他の目的は、半導体集積回路装置
のロジックテストおよびＤＣテストを行なうことができ
る安価なテスト装置を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴については、
本明細書の記述および添付図面から明らかになるであろ
う。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本願の第１の発明は、任意の論
理を構成可能な複数の可変論理セルおよびアナログ信号
を出力可能な複数のアナログ回路セル、または任意の論
理を構成可能でありかつアナログ信号を出力可能な複数
の回路セルと、前記複数のセル間を任意に接続可能な可
変接続手段とを備えた半導体集積回路（第１半導体集積
回路）に、テスト項目ごとにテスト回路の構築データを
送ってテスト回路を構築し、該テスト回路を用いてテス
ト対象の半導体集積回路（第２半導体集積回路）のテス
トを行なうようにしたものである。

【００１０】上記した手段によれば、高価なテスタを用
いることなく半導体集積回路のロジックテストおよびＤ
Ｃテストを行なうことができるようになる。本願の第２
の発明は、任意の論理を構成可能な複数の可変論理セル
および該可変論理セルから出力されるディジタル信号を
アナログ信号に変換して出力可能な１または以上のアナ
ログ回路セルを備えた半導体集積回路と、該半導体集積
回路によってテストされる半導体集積回路装置を装着可
能なデバイス装着手段と、前記半導体集積回路と前記デ
バイス装着手段とを接続する配線群とを一枚の絶縁基板
上に設けてテスト装置を構成したものである。これによ
り、半導体集積回路装置のロジックテストおよびＤＣテ
ストを行なうことができる安価なテスト装置を実現する
ことができる。

【００１１】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１には、本発明を適用した半
導体集積回路装置用のテスタ・チップおよびテスト装置
の実施例を示す。特に制限されるものでないが、この実
施例のテスタ・チップは、例えばメモリのような比較的
規則性の高いテストパターンでテスト可能な半導体集積
回路装置をテストするのに好適な実施例である。図１に
おいて、１００はＤＣテストのための直流電圧や直流電
流を生成したりファンクションテスト（ロジックテス
ト）のためのテストパターンデータを生成したりするテ
スタ・チップ、ＤＵＴ１，ＤＵＴ２はこのテスタ・チッ
プ１００によってテストされる被テストデバイスであ
る。また、２１０はテスタ・チップ１００と被テストデ
バイスＤＵＴ１，ＤＵＴ２とを接続する配線、２２０は
配線２１０の各交点にそれぞれ設けられ信号や電圧、電
流の伝達方向を切り換えるための切換スイッチである。
この実施例では、上記テスタ・チップ１００や切換スイ
ッチ２２０は、上記配線２１０が形成される一枚のプリ
ント基板上に、被テストデバイスＤＵＴ１，ＤＵＴ２を
装着するためのソケット（図示省略）などと共に実装さ
れる。

【００１２】テスタ・チップ１００は、任意の論理を構
成可能な公知のＦＰＧＡと同様な構成を有する可変論理
部１１０と、差動アンプからなる２つの入力アンプ１２
１，１２２と、これらのアンプ１２１，１２２のアナロ
グ出力をディジタル信号に変換する２つのＡＤ変換回路
１３１，１３２と、ＦＰＧＡ１１０から出力されるディ
ジタル信号をアナログ信号に変換する２つのＤＡ変換回
路１４１，１４２と、ＤＡ変換回路１４１，１４２の出
力を増幅あるいはインピーダンス変換して出力する差動
アンプからなる出力アンプ１５１，１５２などから構成
されている。出力アンプ１５１，１５２からは被テスト
デバイスＤＵＴ１，ＤＵＴ２に対して所望のレベルの電
源電圧や入出力端子に対するＤＣテストのための直流電
圧や直流電流が与えられる。また、本実施例のテスト装
置は、被テストデバイスＤＵＴ１，ＤＵＴ２の所望の出
力端子の電位をテスタ・チップ１００の入力アンプ１２
１または１２２に入力してディジタル信号に変換し、そ
のレベルをＦＰＧＡ１１０で判定できるように構成され
ている。

【００１３】具体的には、切換スイッチ２２０を制御す
ることによって、出力アンプ１５１，１５２の出力を被
テストデバイスＤＵＴ１，ＤＵＴ２の任意の端子に印加
したり、被テストデバイスＤＵＴ１，ＤＵＴ２の任意の
端子の電位をテスタ・チップ１００の入力アンプ１２１
または１２２に入力したりすることができるようにされ
る。なお、切換スイッチ２２０を制御する信号を生成す
る回路は、テスタ・チップ１００とは別個に設けても良
いが、この実施例ではテスタ・チップ１００内のＦＰＧ
Ａ１１０によって切換スイッチ２２０の制御信号を生成
するように構成されている。

【００１４】本実施例のテスタ・チップ１００は、入力
アンプとＡＤ変換回路とＤＡ変換回路と出力アンプの組
を２つ備えることにより、２つの被テストデバイスを同
時にテストすることができる。また、出力アンプ１５
１，１５２には被テストデバイスＤＵＴ１，ＤＵＴ２の
外部端子に印加される電圧がフィードバックされること
により、出力アンプ１５１，１５２と被テストデバイス
２００Ａ，２００Ｂとを接続する配線の距離が長く途中
でレベルが低下するような場合にも正確な電圧を印加す
ることができる。これは、電圧を供給する経路でレベル
が低下しても、それと同一の量だけフィードバック経路
でレベル低下が生じた電圧が出力アンプ１５１，１５２
にフィードバックされて、出力アンプ１５１，１５２
が、電圧供給先の被テストデバイスＤＵＴ１，ＤＵＴ２
の外部端子に印加される電圧を所望の電圧とするように
動作するためである。

【００１５】ＦＰＧＡ１１０は、公知のＦＰＧＡと同様
な構成を有しているので詳細な構成の説明は省略する
が、概略を説明すると、例えば図２に示されているよう
に、ＡＮＤゲートやＯＲゲートなど任意の論理を構成可
能な複数の可変論理セルＶＬＣと、これらの可変論理セ
ルＶＬＣ間を接続するため互いに直交する方向に配置さ
れた水平配線群ＨＬ，垂直配線群ＶＬと、水平配線群Ｈ
Ｌと垂直配線群ＶＬとの交点に配置され任意の配線同士
を接続可能にするスイッチ・マトリックスＳＭＸや、可
変論理セルＶＬＣの入力端子および出力端子を垂直配線
群ＶＬの任意の配線に接続するクロスポイントスイッチ
ＣＳＷなどから構成されている。

【００１６】ここで、可変論理セルＶＬＣは、例えば図
３に示されているように、フリップフロップなどからな
る入力ラッチ回路ＬＴ１および出力ラッチＬＴ２と、Ｓ
ＲＡＭを構成するメモリセルと同様な構成の記憶手段
（図４のＭＣ参照）または不揮発性メモリを構成する記
憶素子などを含むメモリ回路ＭＥＭとを備え、メモリ回
路ＭＥＭはこれに記憶されるデータに応じて、入力信号
に対して論理積（ＡＮＤ）や論理和（ＯＲ）など所望の
論理を施したのと同じ信号を出力するようにされる。

【００１７】また、スイッチ・マトリックスＳＭＸは、
図４に示されているように、直交する配線Ｌｘ,Ｌｙ間
に設けられたスイッチＭＯＳＦＥＴＱ１〜Ｑ６とそれ
ぞれに対応してオン、オフ状態を記憶するフリップフロ
ップなどの記憶手段ＭＣ１〜ＭＣ６により構成され、記
憶手段ＭＣ１〜ＭＣ６へのデータの適切な設定により対
応するスイッチＭＯＳＦＥＴＱ１〜Ｑ６を制御して任
意の可変論理セルＶＬＣ間を接続する信号経路を生成さ
せることができる。クロスポイントスイッチＣＳＷもほ
ぼ同様な構成とされる。クロスポイントスイッチＣＳＷ
とスイッチ・マトリックスＳＭＸとの差異は、スイッチ
・マトリックスＳＭＸは十字状の交差であるのに対し、
クロスポイントスイッチＣＳＷはＴ字状の交差であるの
で、図４におけるスイッチＭＯＳＦＥＴＱ３，Ｑ６お
よびＭＣ３，ＭＣ６が不要な点にある。

【００１８】さらに、既存のＦＰＧＡにおいては、ＨＤ
Ｌ（ハードウェア・ディスクリプション・ラングイッ
ジ）で記述された設計データに基づいてＦＰＧＡ内に所
望の論理を構成する支援ツール（プログラム）を利用し
て論理を構成する手法が確立されているので、本実施例
のテスタ・チップ１００においても、そのような支援ツ
ールを利用してＦＰＧＡ１１０内にＨＤＬ記述から所望
のテスト回路を構築することができる。

【００１９】図５には、本発明を適用した半導体集積回
路装置用のテスタ・チップの第２の実施例を示す。この
実施例のテスタ・チップは、前述のＦＰＧＡと類似の構
成を有するコア部１１０’と、該コア部１１０’の周辺
に設けられた入出力バッファ１６１〜１６４と、公知の
テスタにおいて一般にピンエレクトロニクスと呼ばれて
いる回路と同様な構成を有する回路（以下、本実施例で
はこれをピンエレクトロニクスと称する）が複数個配置
されたインタフェース回路１７１〜１７４と、任意のピ
ンエレクトロニクスと外部端子との間を接続可能にする
切換えスイッチ回路１８１〜１８４などから構成されて
いる。ピンエレクトロニクスは、被テストデバイスであ
る半導体集積回路装置の入出力端子と接続されて所望の
レベルの電圧を印加したり所望のタイミングの信号を生
成して出力したりする機能を有するハードウェアであ
る。

【００２０】コア部１１０’は、図２のＦＰＧＡと類似
の構成を備えており、マトリックス状に配置された回路
セルＣＣＢと、これらの回路セルＣＣＢ間に設けられた
水平・垂直配線群ＨＬ，ＶＬと、水平配線群ＨＬと垂直
配線群ＶＬの各交点に配置され任意の配線同士を接続可
能にするスイッチ・マトリックスＳＭＸや各回路セルの
入力端子や出力端子を水平・垂直配線群ＨＬ，ＶＬの任
意の配線に接続するクロスポイントスイッチＣＳＷなど
から構成されている。スイッチ・マトリックスＳＭＸと
クロスポイントスイッチＣＳＷは、図４に示されている
ものとほぼ同じものを使用することができる。この実施
例のコア部１１０’は、図２のＦＰＧＡとセルの構成が
異なっている。図６に、本実施例のテスタ・チップで用
いられる回路セルＣＣＢの一例が示されている。

【００２１】図６の回路セルＣＣＢは、図１に示されて
いる回路と類似の回路をセルとしたものである。具体的
には、任意の論理を構成可能なＦＰＧＡ１１０と、差動
アンプからなる２つの入力アンプ１２１，１２２と、こ
れらのアンプ１２１，１２２のアナログ出力をディジタ
ル信号に変換する２つのＡＤ変換回路１３１，１３２
と、ＦＰＧＡ１１０から出力されるディジタル信号をア
ナログ信号に変換するＤＡ変換回路１４１と、ＤＡ変換
回路１４１の出力を増幅あるいはインピーダンス変換し
て出力する差動アンプからなる出力アンプ１５１などに
より構成されており、ディジタル信号の他に任意のレベ
ルの電圧や任意の波形のアナログ信号を生成して出力で
きるように構成されている。ＦＰＧＡ１１０は、図２に
示されているＦＰＧＡの規模を小さくしたものである。

【００２２】アナログ信号の入出力は、フォースライン
とセンスラインによる２線方式を採用することにより、
電圧レベルの精度の低下を防止するようにしている。フ
ォースラインとセンスラインによる２線方式を、図６の
回路を用いて説明すると、アナログ信号を出力するアン
プ１５１から出力されたアナログ信号を目的とする回路
（図６と同一の構成を有する他の回路セル）の入力アン
プ１２１または１２２の入力端子まで供給する伝送ライ
ンをフォースラインＦＬと呼び、このフォースラインＦ
Ｌと並行して配設されフォースライン終端の電圧を、該
フォースラインの終端に接続（ケルビンコンタクト）さ
れたセンスラインＳＬと呼ばれるフィードバックライン
を介して元の回路セルの出力アンプ１５１に帰還させる
ようにしたものである。このとき出力アンプ１５１は入
力電圧と同一のレベルの電圧を出力するボルテージフォ
ロワとして動作する。

【００２３】アナログ信号を出力する回路とそれを受け
る回路とが比較的離れた位置にあり、しかも受信側の回
路の入力インピーダンスが比較的小さい場合、伝送ライ
ンの配線抵抗により生じる電圧降下は無視できない大き
さとなり、回路の動作精度が低下してしまうが、上記２
線方式に従うとかかる精度低下を回避することができ
る。すなわち、フォースラインとセンスラインを設けて
おくと、アナログ信号を伝送するフォースラインＦＬで
電圧降下が生じたとしてもその電圧降下はセンスライン
ＳＬを介して出力アンプ１５１にフィードバックされ、
アンプ１５１はその回路の性質からフィードバック電圧
のレベルを入力電圧に一致させるように動作するため、
回路間の距離が長くても精度の高いアナログ信号を伝達
することができる。

【００２４】また、図５の実施例のテスタ・チップにお
いては、被テストデバイスをＤＣテストする際には、所
望の回路セルＣＣＢ内のＦＰＧＡ１１０によって所望の
レベルや波形を形成するためのディジタル信号を生成し
それをＤＡ変換回路１４１で変換することにより所望の
電圧またははアナログ信号を生成することができる。所
望のレベルや波形を形成するためのディジタル信号の生
成は、ＦＰＧＡ１１０を例えば積和論理回路として構成
することにより可能である。一方、被テストデバイスの
ファンクションテストを行なうときのテストパターン
は、複数の回路セルＣＣＢ内のＦＰＧＡ１１０同士を接
続して例えばＡＬＰＧ（アルゴリズミック・パターン・
ジェネレータ）を構築することにより生成することがで
きる。

【００２５】図９には、テスタ・チップの第３の実施例
を示す。この実施例は、図５の第２実施例のテスタ・チ
ップにおける回路セルＣＣＢをより小規模なセルに置き
換えたものである。具体的には、図６に示されているセ
ルを３つに分解して、図３に示されているような可変論
理セルＶＬＣと、入力アンプ１２０とＡＤ変換回路１３
０とからなる図７に示されているようなセル（以下、Ａ
Ｄセルと称する）ＡＤＣＢと、ＤＡ変換回路１４０と出
力アンプ１５０とからなる図８に示されているようなセ
ル（以下、ＤＡセルと称する）ＤＡＣＢとを用意し、こ
れらを所定の割合でチップ上に並べたものである。被テ
ストデバイスに応じて、必要なアナログ信号の数が少な
くてもよい場合には、ＡＤセルＡＤＣＢやＤＡセルＤＡ
ＣＢよりも可変論理セルＶＬＣの数を多くするのが望ま
しい。

【００２６】図１０には、インタフェース回路１７１〜
１７４の具体例を示す。なお、図１０は、被テストデバ
イスの１つのピンに対応した構成を示しており、一点鎖
線ＰＥで囲まれている部分がインタフェース回路１７１
〜１７４に設けられる。図１０において、７８０はテス
タ・チップに設けられている外部端子、７８１は出力ド
ライバ回路、１９３はこのドライバ回路７８１を制御す
る出力制御回路で、出力制御回路１９３はテストパター
ンに対応する制御データＴＰ，Ｉ／Ｏ，ＣＯＮＴを記憶
するメモリ１９１の記憶データに基づいてパターン発生
器１９０から出力される制御信号“ＴＰ”，“ＣＯＮ
Ｔ”とタイミングジェネレータ１９２から供給されるタ
イミングクロックＣＬＫとに基づいて出力ドライバ回路
７８１を制御する。

【００２７】例えば、対応する被テストデバイスのピン
が入力ピンで制御データＴＰ，ＣＯＮＴが“１，１”の
ときはハイレベルの信号を出力させ、制御データＴＰ，
ＣＯＮＴが“０，１”のときはロウレベルの信号を出力
させる（表１参照）。タイミングクロックＣＬＫはひと
つではなく、タイミングジェネレータ１９２で位相やデ
ューティあるいは周期が異なる複数のタイミングクロッ
クが生成されており、そのうち１つあるいは複数のタイ
ミングクロックが供給可能にされている。

【００２８】

【表１】

【００２９】なお、上記のように出力ドライバ回路７８
１が制御されているとき、制御データＩ／Ｏが“１”と
されていれば、この制御データＩ／Ｏに基づく信号“Ｉ
／Ｏ”によって前記出力ドライバ回路７８１と外部端子
７８０に接続されている入出力ノードｎ０との間に設け
られているスイッチＳＷ１をオンさせて、ドライバ７８
１の出力をノードｎ０に伝える。一方このとき、スイッ
チＳＷ１と対を成すスイッチＳＷ２は、制御データＩ／
Ｏに基づく信号“Ｉ／Ｏ”を反転するインバータ７８３
によってオフ状態とされる。上記出力制御回路１９３や
パターン発生回路１９０およびタイミングジェネレータ
１９２は前記実施例の可変論理セルＶＬＣにより構成さ
れる。

【００３０】７８４，７８５は一方の入力端子に上記ノ
ードｎ０の電位がスイッチＳＷ２を介して入力可能にさ
れたコンパレータであり、コンパレータ７８４，７８５
の他方の端子にはそれぞれ入力のハイレベルとロウレベ
ルの中間値よりも少し高い電圧ＶRHと前記中間値よりも
少し低い電圧ＶRLがそれぞれ比較電圧として印加されて
いる。これにより、コンパレータ７８４，７８５は、上
記ノードｎ０の電位が上記比較電圧ＶRHよりも高い場合
と、ＶRLより低い場合と、ＶRHとＶRLの間にある場合を
それぞれ区別して検出することができる。上記比較電圧
ＶRHやＶRLは、前記実施例のＤＡセルＤＡＣＢにより生
成される。

【００３１】１９４は、上記コンパレータ７８４，７８
５の出力とメモリ１９１に記憶されている制御データＴ
Ｐに基づいてパターン発生器１９０で生成される信号
“ＴＰ”を入力とする入力判定回路で、入力と期待値と
が一致しているか否かを判定して判定結果を示す信号Ｆ
／Ｓを出力する。７８７はダイオードブリッジを含みダ
イオードブリッジの一方の中間ノードｎ１に基準となる
電圧ＶTTが印加され他方の中間ノードｎ２に電圧ＶTTと
同一の電圧を発生する定電圧回路、７８８はプルダウン
抵抗である。定電圧回路７８７はスイッチＳＷ３を介し
て前記ノードｎ０に、またプルダウン抵抗７８８はスイ
ッチＳＷ４を介して前記ノードｎ０にそれぞれ接続可能
にされており、スイッチＳＷ３がオン状態にされるとノ
ードｎ０は定電圧回路７８７の出力側の中間ノードｎ２
に、またスイッチＳＷ４がオン状態にされるとノードｎ
０は抵抗７８８を介して接地電位ＶSSにされる。

【００３２】１９５は上記スイッチＳＷ３，ＳＷ４を制
御するハイインピーダンス制御回路で、このハイインピ
ーダンス制御回路１９５は、前記制御データＴＰ，Ｉ／
Ｏ，ＣＯＮＴに基づいてパターン発生器１９０から出力
される信号“ＴＰ”，“Ｉ／Ｏ”，“ＣＯＮＴ”の論理
和をとるＮＯＲゲート１９６の出力とピン定義コマンド
Ｐｎとに基づいて上記スイッチＳＷ３，ＳＷ４の制御信
号を生成する。ピン定義コマンドＰｎは予めテスタ・チ
ップに入力され、内部のメモリなどに保持されている。

【００３３】具体的には、ピン定義コマンドＰｎとして
入力ピンを示す“ＩＮ”と定電圧回路７８７の接続指定
を示す“ＩＬ”が与えられており、制御データＴＰ，Ｉ
／Ｏ，ＣＯＮＴが“０００”であるときには、スイッチ
ＳＷ３をオン状態にしてノードｎ０の電位をＶTTにさせ
る。この電位ＶTTを予め電源電圧ＶCCとＶSSのほぼ中間
のレベルに設定しておくことにより、テストパターンと
して出力ハイインピーダンスを示す“Ｚ”がメモリから
読み出されたときに、テスタからＶCCとＶSSのほぼ中間
の電圧ＶTTを出力させることができるように構成されて
いる。

【００３４】一方、被テストデバイスの出力ピンに接続
されるピンエレクトロニクスにおいては、テストパター
ンが“Ｚ”のときにスイッチＳＷ１がオフされて、ドラ
イバ７８１の出力がノードｎ０に伝達されることはな
い。この実施例のピンエレクトロニクスでは、ピン定義
コマンドＰｎが“ＯＵＴ”とされ、スイッチＳＷ３，Ｓ
Ｗ４がオフされることはなく、テストパターンの“Ｚ”
に対応する制御データＴＰ，Ｉ／Ｏ，ＣＯＮＴとして
“０００”が供給されたときは、スイッチＳＷ３，ＳＷ
４がオンされてコンパレータ７８４，７８５に入力電位
が供給され、入力電位が比較電圧ＶRHより高いか、ＶRL
より低いか、ＶRHとＶRLの間にあるかの判定が行なわれ
る。

【００３５】ＤＣテストの場合には、出力ドライバ７８
１の電源電圧端子Ｖｃｃに対してＤＡ変換回路１９７か
ら所定の電圧が印加される。入力判定回路１９４やハイ
インピーダンス制御回路１９５およびＮＯＲゲート１９
６は前記実施例の可変論理セルＶＬＣにより構成され
る。ダイオードブリッジ７８７の基準電圧ＶTTを生成す
る回路やＤＣテスト用の電圧を発生するＤＡ変換回路１
９７は、前記実施例のＤＡセルＤＡＣＢにより構成され
る。コンパレータ７８４，７８５は、前記実施例のＡＤ
セルＡＤＣＢにより構成することも可能である。

【００３６】図１１には、タイミングジェネレータ１９
２の具体的な回路例を示す。従来の一般的なＦＰＧＡで
は外部から供給されるクロック信号の周波数によってタ
イミングジェネレータ１９２から出力されるクロックの
精度が決定されており、例えば外部のクロックが２００
ＭＨｚの場合には精度は５ｎｓである。図１１のタイミ
ングジェネレータは、出力するクロックＣＬＫの精度を
外部クロックＭＣＬＫに依存しないで決定できるように
構成されている。

【００３７】具体的には、リングオシレータを構成可能
な遅延段ＤＬＹと、該遅延段ＤＬＹの出力（クロックＣ
ＬＫ）とキャリブレーション制御信号ＣＡＬとを入力と
するＮＡＮＤゲートＧ１と、該ＮＡＮＤゲートＧ１の出
力と前記キャリブレーション制御信号ＣＡＬとを入力と
するＡＮＤゲートＧ２と、外部クロックＭＣＬＫと前記
キャリブレーション制御信号ＣＡＬの反転信号とを入力
とするＡＮＤゲートＧ３と、前記ＡＮＤゲートＧ２とＡ
ＮＤゲートＧ３の出力を入力とするＯＲゲートＧ４と、
前記ＮＡＮＤゲートＧ１の出力信号とカウント指示信号
ＣＥＮとを入力とするＡＮＤゲートＧ５と、該ＡＮＤゲ
ートＧ５の出力信号によりカウント動作する１０ビット
のバイナリカウンタＣＮＴとから構成されている。これ
らの回路は１つのＦＰＧＡ１１０または複数の可変論理
セルＶＬＣによって構成される。

【００３８】ここで、図１１のタイミングジェネレータ
１９２におけるタイミングの設定方法を説明する。タイ
ミングを設定する際には、キャリブレーション制御信号
ＣＡＬをハイレベルに固定する。すると、ＮＡＮＤゲー
トＧ１とＡＮＤゲートＧ２とが他方の入力信号に応じて
それぞれインバータとバッファとして機能し、遅延段Ｄ
ＬＹの出力がＮＡＮＤゲートＧ１とＡＮＤゲートＧ２を
介して遅延段ＤＬＹの入力に帰還され、回路はリングオ
シレータとして動作する。このとき、カウント指示信号
ＣＥＮをハイレベルにするとカウンタＣＮＴがカウント
動作を行なう。従って、そのカウント値とカウント指示
信号ＣＥＮをハイレベルにしていた時間とからリングオ
シレータの発振周波数を知ることができる。

【００３９】ＦＰＧＡ１１０または複数の可変論理セル
ＶＬＣによって構成されるリングオシレータは、その配
線経路によって発振周波数が異なる。そこで、カウンタ
ＣＮＴのカウント値を外部のコンピュータで読み出して
リングオシレータの発振周波数を算出し、それが所望の
値になるまで配線経路を変更することにより、遅延段Ｄ
ＬＹにおける遅延時間を所望の値に合わせ込むことがで
きる。つまり、チップ全体の動作を規定するクロックＭ
ＣＬＫの周波数はそれほど高くできないが、チップ内の
局所的な部位に構成されるリングオシレータはその周波
数がクロックＭＣＬＫの周波数よりも高くても充分に動
作するので、クロックＭＣＬＫの１周期よりも短い時間
で遅延段ＤＬＹにおける遅延時間を調整することができ
る。

【００４０】そして、外部コンピュータに遺伝子アルゴ
リズムを組み込んでおいて、遺伝子アルゴリズムにより
配線経路を変更しながら遅延段ＤＬＹにおける遅延時間
の合わせ込みを行なわせることによって、自動的に最適
な配線経路を決定させることができる。また、上記のよ
うな遺伝子アルゴリズムによる配線経路決定機能は、本
実施例のテスタ・チップ内のＦＰＧＡ１１０または複数
の可変論理セルＶＬＣによって実現することも可能であ
る。

【００４１】上記遅延段ＤＬＹにおける遅延時間の合わ
せ込みが終了して図１１の回路をタイミングジェネレー
タとして動作させる際には、キャリブレーション制御信
号ＣＡＬをロウレベルに固定する。すると、ＮＡＮＤゲ
ートＧ１とＡＮＤゲートＧ２は他方の入力信号を遮断す
る状態にされるので、帰還信号の代わりにクロックＭＣ
ＬＫが遅延段ＤＬＹに入力されるようになる。そして、
入力されたクロックＭＣＬＫは遅延段ＤＬＹにおいて設
定された遅延時間分だけ遅らされて出力されるようにな
る。その結果、クロックＭＣＬＫの１周期よりも短い時
間でタイミングが調整されたクロック信号ＣＬＫとして
出力されるようになる。

【００４２】図１２には、上記実施例のテスト・チップ
を用いたウェハテスト装置の構成が示されている。この
実施例のテスト装置においては、内部および表裏面にプ
リント配線２１０が形成された一枚の絶縁基板２００の
上に複数のテスト・チップ１００が実装されてテストボ
ード３００が構成されており、このテストボード３００
はベースプレート３１０により保持される。一方、被テ
スト・デバイスが形成されたウェハ４００はステージ３
２０上に載置され、その上方には、下面に複数のプロー
ブ３３１が設けられたプローブカード３３０が接触可能
に配置されている。プローブカード３３０と上記テスト
ボード３００とはコンタクト用の治具３４０を介して接
続可能に構成されている。

【００４３】さらに、テストボード３００の配線２１０
とコンタクト用治具３４０は、テストボード３００上の
テスト・チップ１００とウェハ４００に形成されている
被テストデバイス・チップとを一対一で接続するように
構成されている。これによって、本実施例のテスト装置
によれば、ウェハ状態で複数のチップを同時にテストす
ることができるようにされる。また、テストボード３０
０上の各テスト・チップ１００には、ケーブル３５０を
介してテストボード３００と接続されたワークステーシ
ョンなどのコンピュータ５００によって、テスト開始前
にＤＣテストやファクションテストを実行する回路が構
築される。各テスト・チップ１００へのテスト回路の構
築は前述のＨＤＬ記述に基づいてコンピュータ５００が
行なうことができる。

【００４４】この場合、実行しようとするテストの種類
（テスト項目）ごとにテスト・チップ１００内にテスト
回路を構築し直してテストを行なうようにすることがで
きる。そして、その場合、チップ内の回路構築データを
すべて書き直してもよいが、共通の回路は前回構築した
回路をそのまま使用することでテスト回路を構築するた
めの時間を短縮することができる。一般にＦＰＧＡで
は、回路構築データをシリアルに入力することでＦＰＧ
Ａに設けるピン数を減らすことができる。本実施例のテ
スト・チップにおいても回路構築データはシリアルに入
力するように構成される。

【００４５】ただし、そのようにすると、テストの種類
に応じてテスト回路を再構築する際にすべての回路構築
データを入れ直す必要が生じてしまう。そこで、この実
施例のテスト・チップにおいては、図１３に示すよう
に、いずれか１つのＦＰＧＡ０を経由しそれから他のＦ
ＰＧＡ１,ＦＰＧＡ２,……にデータを転送可能な構成と
することにより、テスト回路の再構築の際に一部の回路
を選択してデータを転送できるように工夫されている。
なお、図９のようなテスト・チップにおいては、幾つか
の可変論理セルをグループ化し、各グループを図１３に
おけるＦＰＧＡ１,ＦＰＧＡ２,……とみなしてデータを
転送するように構成しても良い。

【００４６】次に、本発明によるテスト方法を図１４の
フローチャートを用いて説明する。図１４には、テスト
項目ごとにそれに最適なテスト回路をテスト・チップ１
００内に構築してテストを行なう場合の手順が示されて
いる。ここで、テスト項目には、大きく分けるとＤＣテ
ストとファンクションテストが含まれる。図１４に示さ
れているように、各テスト項目毎にテストを実行して判
定を行なう処理を繰り返す。

【００４７】各テスト処理では、先ずそのテスト項目に
対応したテスタの構築データを選択する（ステップＳ１
１）。このテスタ構築データは、外部コンピュータの記
憶装置に格納されている。次に、選択されたテスタ構築
データに基づいてテスタ・チップ内のＦＰＧＡ１１０ま
たは可変論理セルＶＬＣによってテスト回路を構築する
（ステップＳ１２）。それから、チップにクロックＭＣ
ＬＫを入力してテスト動作させる（ステップＳ１３）。
そして、得られたテスト結果を外部のコンピュータに出
力して当該テストを終了する（ステップＳ１４）。

【００４８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００４９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、高価なテ
スタを用いることなく半導体集積回路装置のロジックテ
ストおよびＤＣテストを行なうことが可能なテスト方法
およびテスト装置を実験することができる。

【図面の簡単な説明】

【図１】本発明を適用したテスタ・チップの第１の実施
例を示すブロック図である。

【図２】ＦＰＧＡの概略構成を示すブロック図である。

【図３】ＦＰＧＡを構成する可変論理セルの構成例を示
すブロック図である。

【図４】ＦＰＧＡを構成する可変接続手段としてのスイ
ッチ・マトリックスの構成例を示す回路図である。

【図５】本発明を適用したテスタ・チップの第２の実施
例を示すブロック図である。

【図６】第２の実施例のテスタ・チップを構成する可変
論理セルの構成例を示すブロック図である。

【図７】第３の実施例のテスタ・チップを構成するＡＤ
セルの構成例を示すブロック図である。

【図８】第３の実施例のテスタ・チップを構成するＤＡ
セルの構成例を示すブロック図である。

【図９】本発明を適用したテスタ・チップの第３の実施
例を示すブロック図である。

【図１０】本発明を適用したテスタ・チップのインタフ
ェース回路の構成例を示す回路図である。

【図１１】本発明を適用したテスタ・チップに好適なタ
イミングジェネレータの構成例を示すブロック図であ
る。

【図１２】第２または第３の実施例のテスタ・チップを
用いたテスト装置の構成例を示す説明図である。

【図１３】本発明のテスタ・チップにテスト回路を構築
するためのデータの転送方式の例を示す説明図である。

【図１４】本発明を適用したテスタ・チップにおけるテ
スト処理の手順を示すフローチャートである。

【図１５】半導体集積回路の開発の手順すなわち設計か
ら製造までの一般的な手順を示すフローチャートであ
る。

【図１６】一般的なテスタの基本的な構成を示すブロッ
ク図である。

【符号の説明】

１００テスタ・チップ１１０ＦＰＧＡ（可変論理回路）２００被テストデバイス３００配線４００配線切換えスイッチ１６１〜１６４バッファ回路１７１〜１７４インタフェース回路（ピンエレクトロ
ニクス）１８１〜１８５切換えスイッチ回路ＤＵＴ１，ＤＵＴ２被テストデバイスＶＬＣ可変論理セル

フロントページの続きＦターム(参考） 2G132 AA11 AB01 AD01 AG01 AK07 AK13 AL00 5F038 BG02 DF03 DF05 DF12 DF17 DT11 EZ20 5F064 AA08 BB03 BB21 BB22 BB31 BB37 DD39 HH06 HH08 5J056 AA03 BB60 CC00 CC09 CC10 CC14 CC16 CC17 DD12 DD28 DD55 FF10 GG14 KK00 KK02

Claims

【特許請求の範囲】

【請求項１】任意の論理を構成可能な複数の可変論理
セルおよびアナログ信号を出力可能な複数のアナログ回
路セル、または任意の論理を構成可能でありかつアナロ
グ信号を出力可能な複数の回路セルと、前記複数のセル
間を任意に接続可能な可変接続手段とを備えた第１半導
体集積回路にテスト項目ごとにテスト回路の構築データ
を送ってテスト回路を構築し、該テスト回路を用いてテ
スト対象の第２半導体集積回路のテストを行なうことを
特徴とする半導体集積回路のテスト方法。
【請求項２】前記第１半導体集積回路は前記複数の回
路セルを複数のグループに分けていずれか一の回路セル
群を介して残りのいずれか一の回路セル群にテスト構築
データを転送可能に構成され、前記テスト項目ごとのテ
スト回路構築の際にいずれか１または２以上の回路セル
群にテスト構築データを転送し、残りの回路セル群は既
に転送されているテスト構築データを使用してテスト回
路を構成することを特徴とする請求項１に記載の半導体
集積回路のテスト方法。
【請求項３】前記第１半導体集積回路は、任意の論理
を構成可能な複数の可変論理セルおよびアナログ信号を
出力しかつアナログ信号を入力可能な複数のアナログ回
路セル、または任意の論理を構成可能でありかつアナロ
グ信号を入出力可能な複数の回路セルと、前記複数の回
路セル間を任意に接続可能な可変接続手段とを備えてい
ることを特徴とする請求項１または２に記載の半導体集
積回路のテスト方法。
【請求項４】前記テスト項目の１つに前記第２半導体
集積回路のいずれかの端子の特性を検査するテストおよ
び前記第２半導体集積回路の機能を検査するテストが含
まれることを特徴とする請求項１〜３のいずれかに記載
の半導体集積回路のテスト方法。
【請求項５】任意の論理を構成可能な複数の可変論理
セルおよび該可変論理セルから出力されるディジタル信
号をアナログ信号に変換して出力可能な１または２以上
のアナログ回路セルを備えた半導体集積回路と、該半導
体集積回路によってテストされる半導体集積回路装置を
装着可能なデバイス装着手段と、前記半導体集積回路と
前記デバイス装着手段とを接続する配線群とが一枚の絶
縁基板上に設けられてなることを特徴とする半導体集積
回路のテスト装置。
【請求項６】前記絶縁基板上に前記配線群のいずれか
の配線同士を接続または切断可能なスイッチ手段が設け
られていることを特徴とする請求項５に記載の半導体集
積回路のテスト装置。
【請求項７】前記第１半導体集積回路は、アナログ入
力信号を受けてディジタル信号に変換して前記可変論理
セルに供給可能なアナログ回路を備えていることを特徴
とする請求項５または６に記載の半導体集積回路のテス
ト装置。
【請求項８】任意の論理を構成可能な可変論理回路お
よび該可変論理回路からのディジタル入力信号を受けて
アナログ信号に変換して出力可能な第１アナログ回路お
よびアナログ入力信号を受けてディジタル信号に変換し
て前記可変論理回路に供給可能な第２アナログ回路を有
する複数の回路セルと、これらの回路セル間を任意に接
続可能な可変接続手段と、所望のレベルの電圧を外部端
子へ印加したり所望のタイミングの信号を生成して外部
端子へ出力する機能を有するインタフェース回路とが１
つの半導体チップ上に形成されていることを特徴とする
テスト用半導体集積回路。
【請求項９】任意の論理を構成可能な複数の可変論理
回路セルと、これらの可変論理回路からのディジタル入
力信号を受けてアナログ信号に変換して出力可能な第１
アナログ回路セルと、アナログ入力信号を受けてディジ
タル信号に変換して前記可変論理回路に供給可能な第２
アナログ回路セルと、これらの回路セル間を任意に接続
可能な可変接続手段と、所望のレベルの電圧を外部端子
へ印加したり所望のタイミングの信号を生成して外部端
子へ出力する機能を有するインタフェース回路とが１つ
の半導体チップ上に形成されていることを特徴とするテ
スト用半導体集積回路。
【請求項１０】プリント配線を有する絶縁基板と、該
絶縁基板上に実装された請求項８または９に記載の複数
のテスト用半導体集積回路とを備え、前記テスト用半導
体集積回路へテスト回路構築用データを伝送可能に構成
されてなることを特徴とするテスト装置。