JP2008529012A - プローブカード上の信号をルーティングするプログラマブルデバイス - Google Patents

プローブカード上の信号をルーティングするプログラマブルデバイス Download PDF

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Abstract

ウェハのテストシステムのプローブカードは、1つ以上のプログラム可能なIC、例えば、FPGA(150)を含み、個々のテスト信号チャネルから複数のプローブ(16)の1つへのルーティングを提供する。プログラム可能なICは、プローブカードのベースPCB(30)の上に配置されるか、またはプローブカードに取り付けられたドーターカード(100)の上に配置され得る。プログラム可能性により、PCB(30)は、制限されたテストシステムチャネルを使用されていないプローブ(16)から離すために用いられ得る。プログラム可能性はさらに、単一のプローブカードが、同じパッドアレイを有するが異なるデバイスオプションに対して異なるピン出力を有するデバイスを、より効率的にテストすることを可能にする。プログラム可能性はまた、テストエンジニアが、彼らがテストプログラムをデバッグする際に、再プログラムすることを可能にする。

Description

(技術分野)
本発明は、ウェハ上の集積回路(IC)をテストするために用いられるテストシステムのプローブカードを介して信号をルーティングすることに関する。
(関連技術)
増加されたテストチャネルを有するテストシステムコントローラは、テストシステムにとって、顕著なコスト要因である。同様に、制限された数のテストシステムのチャネルと適応するようにラインをルーティングするコンポーネントを有するプローブカードもそうである。テストシステムコントローラは、チャネル数を増加させるように、そしてそれにより、並列的にテストされ得るデバイス数を増加させるように発展してきた。不運にも、ウェハサイズは、典型的には、テストシステムコントローラの開発には追いついていないので、利用可能なチャネルは、ウェハ上のテスト中のデバイス(DUT;Devices Under Test)の全てを同時にテストするには、不十分である。それゆえ、増加されたテストの柔軟性を可能にするプローブカードを提供することが望まれる。
ウェハ上のコンポーネントの効率的なテストと、制限された数のテストチャネルとを適応させる従来の一方法は、プローブカード上の異なるプローブ接触の間で、テストチャネルを切り替えることである。プローブカード上のチャネルを切り替えるためにプローブカード製造によって用いられるスキームは、リレー、アナログスイッチ、およびジャンパを含む。テストシステム内にスイッチを含む1つのスキームは、Teradyne,Inc.に譲渡された、Dennis Legalによる、「Configurable Probe Card For Automatic Test Equipment」と題された、特許文献1に記述されている。チャネル経路をスイッチすることの利点は、図1A〜図1Bに示されている。図1A〜図1Bにおいて、ウェハのテストは、ウェハ2の4つの異なる象限上でプローブカード1を動かすことにより実行されるが、2つの象限が示されている。図1Aに示されているように、プローブカード1のプローブ接触3の一部分のみが、ウェハ上にあり、テストを可能にする。このようにして、示されているように、象限内のテストと適応するように、ウェハ上にないテストプローブから、プローブカード1におけるウェハ上のプローブまで、チャネルを再ルーティングするように、スイッチングが用いられる。図1Bに示されているように、図1Aにおけるウェハ上のプローブ接触は、もはやウェハ上にはないが、図1Aにおけるウェハ上にない一部の接触は、ここでは、図1Bにおけるウェハ上に移動されている。このようにして、再度のスイッチングが、図1Aに示されているステップと図1Bのステップとの間で実行され、ウェハ上に提供されたテストプローブへと、テストシステムチャネルを接続する。プローブカードの従来のスイッチングスキームの欠点は、以下:信頼性が低いことで有名なリレーと、結合パッドがもはや半田付けが機能しなくなる前にほんの数回だけ利用可能なジャンパと、柔軟性のためにしばしば所望される信号スワッピング密度を提供しないアナログスイッチと、を含む。
ウェハ上のコンポーネントを制限された数のテストチャネルを用いてテストするための従来の別の方法は、プローブカードにおいてテストシステムコントローラから信号をファンアウトし、伝送ラインを多重化することである。言い換えると、単一のDUTに通常提供されるテスト信号は、プローブカードにおける複数のDUTにファンアウトされる。この方法は、制限された数のテストシステムチャネル、バーンインテスト(ウェハに対するプローブカードの、ウェハの複数のタッチダウンの加熱の間)に適切な条件を用いて、単一のタッチダウンの間に、全てのDUTをテストすることを可能にする。
ファンアウトを用いてテストの完全性をより保証するために、向上された回路が、プローブカード上に提供され、ファンアウトラインのうちの1つの故障の影響を最小化する。ファンアウトされたラインに接続されたコンポーネントにおける故障(短絡回路)は、ファンアウトされたテストシステムチャネル上の全てのデバイスに対するテスト信号を選択的に減衰し得る。参考のために本明細書に援用される「Closed−Grid Bus Architecture For Wafer Interconnect Structure」と題された、特許文献2は、故障したコンポーネントによって引き起こされる減衰を低減するために、チャネルラインの分岐点とプローブとの間に分離レジスタを提供することによる解決策を記述している。さらなる解決策は、参考のために本明細書に援用される「Isolation Buffers With Controlled Equal Time Delays」と題された、米国特許出願第10/693,133号に提供されており、上記米国特許出願は、チャネルラインの分岐点とプローブとの間に分離バッファが用いられるシステムを記述しており、分離バッファの各々は、一様な遅延を提供することを保証するための回路を含んでいる。
図2は、参考のために、従来のテストシステムのブロック図を示している。テストシステムは、通信ケーブル6によってテストヘッド8に接続されたテストシステムコントローラ4または汎用コンピュータを含む。テストシステムは、テストされるウェハ14を搭載するためのステージ12によって構成されるプローバ(prober)10をさらに含み、ステージ12は、ウェハ14をプローブカード18上のプローブ16に接触させるために移動させることができる。プローバ10は、ウェハ14上に形成されたDUTと接触するプローブ16をサポートするプローブカード18を含む。
テストシステムにおいて、テストデータは、テストシステムコントローラ4によって生成され、通信ケーブル6、テストヘッド8、プローブカード18、プローブ16を介し、最終的にはウェハ14上のDUTまで伝送される。その後、テスト結果は、もとのテストシステムコントローラ4に伝送するために、ウェハ上のDUTから、もとのプローブカード18を介し、テストヘッド8へと提供される。一旦テストが終了すると、上記ウェハは、複数のDUTに分離するために切断される。
テストシステムコントローラ4から提供されたテストデータは、各チャネルが複数のプローブ16の個々のプローブへと運搬されるようにするために、個々のテストチャネルへと分割され、ケーブル6を介して提供され、テストヘッダ8において分離される。テストヘッド8からのチャネルは、コネクタ24(例えば、可撓性のケーブルコネクタ、ポゴピンまたはZIFコネクタ)により、プローブカード18にリンクされている。その後、プローブカード18は、各チャネルを複数のプローブ16の個々のプローブへとリンクさせる。
図3は、典型的なプローブカード18のコンポーネントの断面図を示している。プローブカード18は、電気的な経路と、ウェハに直接接触し得るスプリングプローブ16への機械的なサポートとの両方を、提供するように構成されている。プローブカードの電気的な経路は、印刷回路基板(PCB)30、内挿32、およびスペーストランスフォーマ(space transformer)34を介して提供される。テストヘッド8からのテストデータは、典型的にはPCB30の周囲のあたりに接続された可撓性のケーブルのコネクタ24を介して提供される。チャネル伝送ライン40は、PCB30において、コネクタ24からの信号をPCB30上の接触パッドへと水平方向に分配し、スペーストランスフォーマ34上のパッドのルーティングピッチを調和させる。スイッチ要素25(リレー、アナログスイッチ、またはジャンパを含む)は、少なくとも一部の伝送ライン40の経路において、PCB30上に提供され、PCB30の多数の異なる経路へのチャネルの選択的なルーティングを可能にする。内挿32は、両側に配置されたスプリングプローブの電気的接触44と共に、基板42を含む。内挿32は、PCB30上の個々のパッド31を、スペーストランスフォーマ34上にランドグリッドアレイ(LGA)を形成するパッドへと電気的に接続する。スペーストランスフォーマ34の基板45におけるトレース46は、LGAからの接続を、アレイ状に構成されたスプリングプローブ16へと分配または「スペース転換(space transform)」する。典型的に、スペーストランスフォーマの基板45は、マルチレイヤ型のセラミックまたは有機物ベースのラミネートのいずれかから構成される。埋め込まれた回路を有するスペーストランスフォーマの基板45、プローブおよびLGAは、プローブヘッドとして呼称される。
電気的なコンポーネントに対する機械的なサポートは、バックプレート50、ブラケット(プローブヘッドのブラケット)52、フレーム(プローブヘッドの補強フレーム)54、リーフスプリング56、およびレベル調整ピン62によって提供される。バックプレート50は、PCB30の片側に提供されており、その一方で、ブラケット52は、他方の面に提供されており、ねじ59によって取り付けられている。リーフスプリング56は、ねじ58によってブラケット52に取り付けられている。リーフスプリング56は、ブラケット52の内壁内において、フレーム54を移動可能なように保持することができるように延びている。また、フレーム54は、その内壁内においてスペーストランスフォーマ34をサポートするための、水平方向の延長部60を含んでいる。フレーム54は、横方向の運動が制限されるように、プローブヘッドを囲み、ブラケット52に対する精密許容誤差を維持している。
レベル調整ピン62は、電気的なエレメントへの機械的なサポートを達成し、スペーストランスフォーマ34のレベル調整を提供する。レベル調整ピン62は、真鍮の球体66がスペーストランスフォーマ34と接触する点を提供するように調整される。球体66は、スペーストランスフォーマ34のLGAの周囲の外側と接触し、電気的なコンポーネントからの分離を維持する。基板のレベル調整は、ねじまたはレベル調整ピン62の推進を介することにより、これら球面の精密な調整によって達成される。レベル調整ピン62は、バックプレーン50およびPCB30におけるサポート65を介することにより、ねじ締められている。レベル調整ピンのねじ62の動きは、球体66がスペーストランスフォーマ34との接触を維持するように、リーフスプリング56とは反対になっている。
図4は、図3のプローブカードのコンポーネントの分解組立図を示している。図4は、2つのねじ59を用いたバックプレーン50、PCB30、およびブラケット52の取り付けを示している。4つのレベル調整ねじ62は、バックプレーン50とPCB30とを介することにより、スペーストランスフォーマの基板34のコーナー付近において、4つの球体66への接触を提供する。フレーム54は、スペーストランスフォーマの基板34の上に直接的に提供されており、フレーム54は、ブラケット52の内部にフィットしている。リーフスプリング56は、ねじ58によってブラケット52へと取り付けられている。2つのねじ58が参考のために示されているが、リーフスプリングに取り付けるために、追加的なねじ58(図示されず)が周囲全体のまわりに提供される。
図5は、PCB30の反対側の透視図であり、PCB30の周囲のまわりのコネクタ24およびスイッチ25の配置を示している。図5において、PCB30のコネクタ24およびスイッチ25は下を向いており、図示されていない。典型的なプローブカードにおいて、コネクタ24は、プローブカードの周囲のまわりに配置され、典型的にはテストヘッドの上に同様な方法で配置されたコネクタと結合するように構成される。スイッチ25は、典型的には、相当な空間を占める制限された数のスイッチ要素を有する大きなコンポーネントである。スイッチ25は、コネクタ24とPCB30の反対側のパッドとの間に提供される。スイッチ25は、利用可能な空間に(そのような空間がプローブカードとテストヘッドとの間に存在する場合には)提供される。
米国特許第5,736,850号明細書 米国特許第6,603,323号明細書
(本発明の概要)
本発明にしたがうと、プローブカードに対し、プログラム可能なIC、例えば、フィールドプログラマブルゲートアレイ(FPGA)、プログラマブルロジックデバイス(PLD)、特定用途向け集積回路(ASIC)、または個々のテスト信号チャネルから多数の異なるプローブへのプログラム可能なルーティングを提供するその他のICが提供される。そのようなプログラム可能なICは、その他の従来のスイッチよりも、高いスイッチ密度と、長いライフサイクルとを提供する。プログラム可能なICは、リレーよりも信頼性があり得、半田付けされたジャンパワイヤのように永続的ではなく、低いPCBリアルエステート(real estate)により、アナログスイッチよりも、はるかに高い柔軟性を提供し得る。
図1A〜図1Bに関連するテスト環境に示されているように、プログラム可能性により、同じPCBは、部分的なウェハテストに用いられ、制限されたテストシステムのチャネルを、用いられていないプローブから切り替える。さらに、プログラム可能性により、
ICを単純に再プログラムし、信号、電力、および設置を、DUT上の適切な位置に(それらの位置が変動する際に)ルーティングすることにより、同じPCBが、多数のDUT設計に用いられ得る。プログラム可能なICは、さらに、信号プローブカードが、同じパッドアレイを有するが異なるデバイスオプションに対して異なるピン出力を有しているデバイスを、より効率的にテストすることを可能にする。
プログラム可能なスイッチングIC(典型的にはFPGA)は、電気的に消去可能であり得、フィールドリプログラマブルであり得る。プログラミングは、プローブカードに取り付けられた自動的なテストシステムコントローラを用いて実行され得る。プログラミングはまた、ケーブルによって接続された別個のプログラミングデバイスをプローブカードに取り付けることによっても、実行され得る。再プログラム可能性はまた、テストのために適切なDUT接触に信号送信、電力供給、および接地するように構成された、テストプログラムをデバッグする際に、再プログラムすることを可能にする。
プログラム可能なスイッチングIC(例えば、FPGA)は、DUTとテスタとの間のチャネル経路上の電流および電圧を複製し得るが、典型的には、プログラム可能なICにバッファリングが含まれ、テストチャネル上の測定に遅延が導入され得る。したがって、一実施形態において、導入された遅延を除去するために、テスト測定に補償が提供される。遅延を特徴付けるために、プログラム可能なICは、まず、テストシステムコントローラをループバックするプログラム可能なICを介してチャネル経路が提供されるように、プログラムされる。その後、テストシステムコントローラにより、測定が行なわれ、プログラム可能なICによってチャネル経路に導入された遅延を決定する。目下知られているプログラム可能なICによって導入された遅延により、プログラム可能なICは、チャネルをDUTへと直接的に接続するように再プログラミングされ、導入された、知られている遅延は、測定された遅延全体から差し引かれ、テストシステムによって導入された遅延全体の正確な決定を可能にする。
図5に示されているスイッチ25に類似したプログラム可能なICが、PCB30上に提供され得る。制限されたサイズにより、プログラム可能なICはまた、内挿またはスペーストランスフォーマの表面上に提供され得る。さらに、本発明にしたがうと、プログラム可能なICは、空間の制限に依存して、コネクタによってPCB30に取り付けられるドーターカード上に提供され得る。
本発明にしたがい、プログラム可能なスイッチングICの使用と組み合わせると、さらなる基板上の特徴が提供され得、複数のDUTに対するテストチャネル信号のファンアウトを可能にし、一方で、テスト結果上のファンアウトの望ましくない結果を制限する。ファンアウトを可能にする基板上の特徴の詳細は、Miller他による、2004年4月21日に出願され、「Intelligent Probe Card Architecture」と題された、米国特許出願第10/828,755号に記述されており、上記米国特許出願は、参考のために本明細書に援用される。
(本発明の詳細な記述)
図6は、プローブカードの断面図を示しており、ドーターカード100および102を含む本発明にしたがう基板上のコンポーネントを含むように、図3に示されているプローブカードの構成からは改変されている。便宜のため、図3から図6へと持ち越されている(carry over)コンポーネントは、同様にラベル付けされている。図6において、ドーターカードは、堆積されたコネクタ1041−4によって接続されるように示されている。堆積されたコネクタは、反対側のカード表面に取り付けられており、オス型およびメス型の接合コネクタを含んでいる。例えば、コネクタ104は、ベースPCB30に接続されているが、コネクタ104は、ドーターカード100に接続されている。堆積されたコネクタは、ZIF、ポゴピン、または、印刷回路基板に相互接続するのに適切なその他のタイプのコネクタであり得る。コネクタは、テスト環境に依存して異なるドーターカードを容易に取り付けることができるようにするために、ドーターカードを取り外せるようにする。取り外し可能なコネクタが示されているが、一実施形態において、ドーターカードは、例えば半田付けによって、しっかりと接続され得る。さらに、2つのドーターカードが示されているが、設計要求に依存して、単一のカードまたは2つ以上のカードが使用され得る。
示されているように、ドーターカード100および102は、テストシステムコントローラのインターフェースの複数のコネクタ24の間の利用可能な空間に提供されている。テストシステムコントローラは、従来型の自動テスト機器(ATE;Automatic Test Equipment)のテスタ、あるいは、プローブカードを制御または設定するように使用されるコンピュータシステムであり得、上記テストシステムコントローラは、ドーターカードが堆積され得るコネクタ24上の高さを制限し得る。示された構成において、バックプレート50に開口部が提供され、ドーターカード100および102がベースPCB30に接続されるアウトライン領域を形成している。一般に、ドーターカードに利用可能なプローブカードの領域は、テストシステムコントローラの接続とプローバの制約とによって決定される。テストシステムコントローラのインターフェースの複数のコネクタ24の間の制限された水平方向の空間により、本発明にしたがうアーキテクチャの追加的な回路に適応する基板領域は、追加的なドーターカードをプローブカードのアウトライン領域内に堆積することによって得られる。
堆積されたコネクタ1041−4は、ベースPCB30とドーターカード100および102の各々の表面上に提供される個別のコンポーネント114に対して、空間を提供する。個別のコンポーネント114は、電力供給ラインに対するバイパスキャパシタを含み得る。一実施形態において、同様な個別のコンポーネント112はまた、スペーストランスフォーマ34の表面上に提供される。個別のコンポーネント112に適応するために、多数のスプリング接触44が内挿32から取り除かれ、ラインの再ルーティングがスペーストランスフォーマ34に提供される。
示されている100および102のようなドーターカードは、それらの表面の上に同じ個別のコンポーネントを有しているため、ベースPCB30には冗長(redundant)であり得る。さらなるテストチャネルのファンアウトが所望される場合に、さらなる冗長なドーターカードが単純に追加され得る。代替的に、ドーターカードは、テスト要求と利用可能な空間とに依存して、異なるコンポーネントを含み得る。
ドーターカード102は、個別のコンポーネント114として、マイクロコントローラ110を含むように示されている。ドーターカード102上に示されているが、同様なマイクロコントローラは、ドーターカード102、ドーターカード100、ベースPCB30、およびスペーストランスフォーマ34のうちの1つ以上の上に提供され得る。マイクロコントローラIC110は、マイクロプロセッサ、デジタル信号プロセッサ、FPGA、PLD、ASIC、あるいは、テスト信号または制御信号を電気回路に提供するようにプログラム/設定され得るその他のコントローラを含む、様々なプログラム可能なコントローラのうち、任意のものであり得る。
ドーターカードまたはベースPCB30上の個別のコンポーネント114、あるいはスペーストランスフォーマ上のコンポーネント112は、マイクロプロセッサ110によって使用されるか、あるいは、プローブカード上またはプローブカードの外部の別のプロセッサによって使用される、メモリを含み得る。上記メモリは、一時的な格納を提供するランダムアクセスメモリ(RAM)であるか、あるいは、より永続的な格納を提供する例えばフラッシュメモリのようなデバイスであり得る。マイクロプロセッサ110またはその他のプログラマブルICがテストを実行できるようにするために、上記メモリは、テストベクトルまたはテストプログラムを含むようにプログラムされ得る。同様に、上記メモリは、システム設定データを含み得る。
マイクロコントローラ110とメモリに加え、個別のコンポーネント114は、電圧レギュレータ、リレー、マルチプレクサ、スイッチ、D/Aコンバータ、A/Dコンバータ、シフトレジスタ、等をさらに含み得る。個別のコンポーネントの構成の例は、図7および図8の回路図に示されている。本発明にしたがうプローブカードに含まれるその他の特徴と同様に、これらコンポーネントのさらなる詳細は、以下でさらに記述される。
(A.DUT信号の分離)
一実施形態において、スペーストランスフォーマ34は、DUT入力を提供する各プローブと直列に配置された薄膜レジスタを含む。テストシステムコントローラ4の単一のチャネルからDUT1241−4の入力へと信号を提供するそのような薄膜レジスタ1201−4は、図7に示されている。すでに記述されたように、本発明にしたがうアーキテクチャは、欠陥のあるまたは短絡したDUTを問題のない(good)DUT入力から分離するために、各DUT入力と直列に配置されたスペーストランスフォーマ34において、レジスタ1201−4のような埋め込み型のレジスタを使用する。典型的に、図6に示されているスペーストランスフォーマ34は、マルチレイヤ型のセラミック基板であるか、あるいはマルチレイヤ型の有機物基板から構成され、薄膜レジスタ1201−4は、ルーティングラインからプローブへの経路における1つ以上の層の上に提供され得る。そのようなDUT分離レジスタの使用は、既に引用された米国特許第6,603,323号に記述されている。個別レジスタまたは表面に搭載されたレジスタもまた、このDUT分離アプリケーションに使用され得る。
米国特許出願第10/693,133号に記述されているように、さらなる実施形態においては、欠陥のあるDUTを分離するために、直列レジスタの代わりに各DUT入力と直列なバッファが配置され得る。また、米国特許出願第10/693,133号に記述されているように、バッファを有する各ラインに提供される遅延が一様になることを保証するために、PCBまたはドーターカードの上に回路が含まれる。
(B.DUT電力の分離と電力制御)
システムは、利用可能なDUT電力供給の数を制限され得る。単一の電力供給を用いて複数のDUTを駆動するとき、欠陥のあるまたは短絡したDUTを、同じテストシステムコントローラの電力供給に接続されたその他の問題のないデバイスに影響を与えないようにするために、分離することが望ましい。さらに、各チャネルの分岐の追加に伴って電力の低下が発生し得るため、提供された電力を制御することが望ましい。
ここでのアーキテクチャは、欠陥のあるDUTを分離するために、各DUT電力ピンと直列な電圧レギュレータ、電流リミッタ、またはスイッチを使用する。テストシステムコントローラ4の電力供給チャネル132からの電圧レギュレータ1301−4の使用は、図7に示されている。電力は、テストシステムコントローラ4から提供されるように示されているが、同様に個別の電力供給からも提供され得る。電圧レギュレータ1301−4は、テストシステムコントローラの電力供給ライン132から供給された電力を有しており、複数のDUT1241−4に電力供給するために、電力ラインに信号を分配する。電圧レギュレータ1301−4は、短絡または同様な欠陥によってDUTによって引き起こされた電流のサージ(surge)を検出して、その後DUTへの電流をカットまたは最小化することにより、同じ電源から動作している問題のないDUTから、欠陥のあるDUTを分離するように機能する。図7においては電圧レギュレータとして示されているが、電圧レギュレータ1301−4は、欠陥のあるDUTの分離を可能にする同様なフィードバックを有するスイッチまたは電流リミッタによって置換され得る。
電力供給の分離に加え、ここでのアーキテクチャは、DUT電力供給チャネルからの電力の増加を提供し、単一の電力供給がより多くのDUTを駆動することを可能にする。電力を増加させるために、DC/DCコンバータ134が、テストシステムコントローラ4とDUT電圧レギュレータ1301−4との間のドーターカード100の上に提供され、追加的なDUT電力を提供する。一般に、テストシステムコントローラの電力供給は、最大電流が一定なプログラム可能な電圧出力を有する。多くの新しいシリコンデバイスは、低電圧で動作する。このため、テストシステムコントローラは、より高い電圧にプログラムされ、DC/DCコンバータ134は、より低い電圧へと下方に調整し得る。高い電流は、テストシステムコントローラの電力供給が、より多くのDUTに供給されることを可能にする。
正確な電圧の保証がテストシステムに提供され、本発明の実施形態は、その他のプローブカードコンポーネントと同様に、電圧レギュレータ1301−4の較正とモニタリングとを提供する。マイクロコントローラ110は、DUTの欠陥が原因でいつ電流がカットされるのかを決定するために、電圧レギュレータ1301−4の出力をモニタするように接続されて示されている。電流信号を受信することに加えて、プローブカードのマイクロコントローラ110は、電圧レギュレータ1301−4を較正することにより、レギュレータから提供される電圧を正確に制御できるように構成され得る。
(C.プローブカードの自己診断)
プローブカード内のファンアウトによってテストの並列性が提供され、テスト機能がプローブカードに移されるため、テストシステムコントローラの追加的な機能を要求することなしに、プローブカードのテスト機能の完全性を保証するような特徴をプローブカードの上に含めることが望ましい。一般に、従来のプローブカードにおいて、テストシステムコントローラは、完全性に関して各チャネルをモニタすることができる。テストシステムコントローラのリソースが、いくつかのDUTの間に分配され、コンポーネントが、個々のDUTに追加される。テストシステムコントローラによって実行されるプローブカードの完全性チェックは、もはやテストシステムの有効なチェックとはなり得ない。
したがって、図7に示されている一実施形態において、ここでのアーキテクチャは、マイクロコントローラ110、シリアル−パラレル型のレジスタ(コントローラ)146、マルチプレクサ140および142、D/Aコンバータ144、A/Dコンバータ147、およびプローブカードに追加されるテスト機能の完全性を保証するように使用されるその他の回路コンポーネントの組み合わせの自己診断を実行する。マイクロコントローラ110によって実行される動作に関する複数のモード、あるいは、その他のドーターカードまたはベースPCB30の上の処理ユニットは、個々のドーターカードのPCBのアセンブリとベースPCBのアセンブリとをテストすることを可能にする自己診断を提供する。
プローブカードは、自己診断を提供するために、メモリ内のソフトウェアとして構成されるか、あるいは、メモリ内のソフトウェアを含んでいる。テスト結果は、プローブカードからテストシステムコントローラ4またはその他のユーザインターフェースに報告される。マイクロコントローラ110は、標準的なプローブカードテスト測定ツールを用いてプローブカードをテストすることができるようにプローブカードを再構成することが可能なプログラム可能なモードをも含み得る。使用され得る標準的な測定ツールの一例は、Applied Precision Inc.によって製造されているプローブWoRxシステムである。そのようなプログラム可能なモードによってプローブカードを使用することは、自己診断がウェハ製造のテスト環境において実行されることを可能にする。
(D.シリアルバスインターフェース)
ドーターカードの使用に必要なルーティングラインとコネクタとのリソースの量を最小化するために、シリアルバス145が、ここでのアーキテクチャに提供される。一実施形態において、図7におけるマイクロコントローラ110は、シリアルバスインターフェースを提供し、追加的な領域のオーバーヘッドを用いずにシリアルバス145を制御する。プローブカードのシリアルバス145は、プローブカードの内蔵型の自己診断(BIST;built in self test)特徴を、最小数のインターフェースワイヤを用いて分配することを可能にする。シリアルバスは、プローブカードのBIST機能を実現するためには鍵となる要素である。
シリアルインターフェースバス145は、ドーターカード100(および使用される場合はその他のドーターカード)とベースPCB30との間に提供される。シリアルバスは、最小数のコネクタと配線リソースとを用いてベースPCB30とドーターカードとの間で通信することを可能にする。シリアル−パラレル型のシフトレジスタ146のようなシリアル−パラレルコンバータは、最小数のルーティングラインとコネクタのリソースを用いることにより、シリアルバス信号をPCB30内の個々のDUTに分配するために、ベースPCB30上に提供される。
単純なシリアル−パラレル型のシフトレジスタが示されているが、シリアル−パラレル型のシフトデバイス146は、プロセッサ、DSP,FPGA,PLDのようなプログラム可能なコントローラ、あるいは、パラレル−シリアル変換を提供する基本的な機能を用いて同様な機能をドーターカード100上のマイクロコントローラ110に提供する、マイクロコントローラであり得る。ユニット146はまた、プロセッサとして、自己診断機能を実行し、ドーターカード上のその他のプロセッサへとプログラムまたはデータを提供する役目を果たし、さらにシリアルバス145を介してプロセッサのデージーチェーン化された接続を提供する役目を果たすように構成され得る。
シリアル/パラレル・コントローラユニット146はさらに、プロセッサとして、圧縮されたデータフォーマットを利用し、データとテストベクトルとを圧縮および解凍するように機能し得る。例えば、シリアル/パラレル・コントローラユニット146は、シリアルバスに取り付けられてはいないコンポーネントからのBCDデータを受信して、その後の分配のために、上記BCDデータをシリアルデータへと変換するように構成され得る。同様なデータの圧縮および解凍は、ドーターカード100および102またはプローブカードのベースPCB30のうちの1つに含まれる、その他のプログラム可能なコントローラまたはプロセッサによって提供され得る。
同様に、プロセッサとして構成されたシリアル/パラレル・コントローラユニット146は、プローブカードがDUTの走査テスト特徴をサポートすることを可能にする。プログラム可能なロジックとメモリチップとは、走査テストを提供するシリアル型の走査ポートを有し得る。典型的に、走査ポートは、チップの内蔵型の自己診断(BIST)特徴を提供するように、製造中に使用され、上記走査ポートは、製造後には、パッケージのリード線には接続されない。DUT走査ポートのシリアル/パラレル・コントローラユニットへの接続を用いることにより、または、シリアルバスに取り付けられたその他の走査テスト回路を用いることにより、DUTの走査テスト特徴は、テストシステムコントローラ4と関連するドーターカードまたは上記コントローラから分離したドーターカードのいずれかによって、イネーブルにされ得る。
図7においては、テストシステムコントローラ4へのシリアルバスインターフェース133が、さらに示されている。上記シリアルバスインターフェースは、最小数の配線リソースとコネクタリソースとを用いることにより、テストシステムコントローラ4からのシリアル通信を提供する。シリアルインターフェース133により、テストシステムコントローラ4は、シリアル−パラレルコンバータ146またはマイクロコントローラ110へと制御信号をルーティングし得る。一実施形態において、シリアルインターフェース133は、テストシステムコントローラ4からのシリアル制御信号を提供するように用いられるテストシステムコントローラ4の走査レジスタを用いることにより、テストシステムコントローラ4のJTAGシリアルポートから提供され得る。
テストシステムコントローラ4は、マイクロコントローラ110と接続するシリアルインターフェース133を有するように示されているが、示されているパラレルインターフェース135のような、その他のタイプのインターフェースが提供され得る。追加的なインターフェースは、シリアルインターフェースとの組み合わせまたは単独でのいずれかにより、使用され得る。その他のタイプのインターフェースは、RF,ワイヤレス、ネットワーク、IR,または、テストシステムコントローラ4を利用可能にし得るような様々な接続を含み得る。マイクロコントローラ110のみに接続するように示されているが、インターフェース135は、直接的またはバスを介することにより、プローブカード上のその他のデバイスに接続され得る。
シリアルバス145はまた、アナログ信号をDUTへと分配し、DUTからのアナログ信号を分配するようにも使用され得る。ここでのアーキテクチャは、シリアル信号をアナログ形式に変換して、上記信号を複数のDUTへと分配するために、シリアル型のデジタル−アナログコンバータ144を含んでいる。D/Aコンバータ144は、シリアルバス145を介することにより、シリアル−パラレル型のシフトレジスタ146からテスト信号入力を受信するが、上記信号は、シリアルバス145に接続されたその他のコンポーネントから提供され得る。D/Aコンバータ144は、パッケージ毎に複数のD/Aコンバータを含んでおり(典型的にはパッケージ毎に8,16、または32個)、最小の配線とPCB領域とによってDUTへとアナログ電圧を送達するために、それらはシリアルインターフェースバス145に接続されている。DUTからアナログ信号を受信してデジタル形式に変換し、シリアルバスを介することによって好ましくはシリアル−パラレル型のシフトレジスタへと信号を提供するために、A/Dコンバータ147がさらに含められている。電圧レジスタ1301−4の出力からのフィードバックをマイクロコントローラ110に提供して、自己診断とテストの完全性保証との両方について、電圧レジスタ1301−4が適切に機能していることをマイクロコントローラが保証できるようにするために、アナログのマルチプレクサ142が、さらに提供される。
(E.プログラム可能なICルーティング)
図8は、図6のプローブカード上に使用され得るコンポーネントについての、図7への代替的な回路図を示している。図8の回路は、FPGA150を用いることにより、図7のベースPCB30およびドーターカード100に示されているその他の個別のコンポーネントと同様に、シリアル−パラレル型のシフトレジスタ146を置換することにより、図7を改変している。追加的に、または代替的に、FPGA150、またはその他のプログラム可能なICは、複数のプローブ接触のうちの1つに個別のテストチャネル6を選択的に配向するために、プログラム可能なルーティングを提供し得る。
図2〜図6を参照して既に記述されたように、コネクタ24は、テストシステムコントローラ4からベースPCB30のコネクタ24へと信号を分配する。チャネル伝送ライン40は、その後、DUTへの接続のために、コネクタ24からの信号をPCB30内へと水平的に分配する。図8において、テストチャネル6は、ベースPCB30上のFPGA150を介してルーティングされ、テストシステムコントローラ4のルーティングリソースが、異なるDUTにプログラム可能なように接続されることを可能にする。同様に、電力ライン132は、異なるDUTへとプログラム可能なように接続するために、FPGA150を介して接続される。FPGA150は、単に、プログラム可能なスイッチマトリックスの役割を果たす。インターフェースライン133および135からの制御信号は、テストシステムコントローラ4から、シリアルまたは直接的いずれかでさらに提供され、FPGA150への制御信号を提供し、FPGA150をプログラムする。プログラムのためのFPGA150への接続は、ユーザインターフェース(図示されず)からFPGA150への個別の接続を介してさらに行なわれ、FPGA150が再プログラムされ、必要に応じて、トレースルーティングを再構成することを可能にする。示されてはいないが、FPGA150からのトレースルーティングは、図7に関連して記述されたように、既に示されたように、分離レジスタ120〜120のようなコンポーネントを用いることにより、分岐され得る。
従来、スペーストランスフォーマ34またはベースPCB30のいずれかを用いることにより、なんらかのタイプのスペーストランスフォーマを用いて提供されていた。一旦、トレースが製造されると、変更を行なうための柔軟性はわずかしかなくなる。例えばリレー、アナログスイッチ、またはジャンパのような従来のコンポーネントを用いることにより、なんらかの柔軟性がプローブカードに構成され、トレースの再ルーティングを提供する。既に述べられたように、リレーは、信頼性が低く、ジャンパは、労働集約型であるので、限られた回数だけ再接続され得る。リレーと同様に、アナログスイッチは、非常に大きいので、低周波数のテストに限定される。
プログラム可能なICを内部スイッチ(例えば、FPGA150)と共に用いることにより、相当な程度の柔軟性が提供されるので、単にICを再プログラムすることによって、同じプローブカードが多くの設計に用いられることが可能になる。FPGA150は、リレーまたはアナログスイッチよりも顕著に高いスイッチ能力を提供し、信頼性がある。FPGA150は、アナログスイッチよりも高い周波数で動作し得る。FPGAのプログラミングは、スイッチを介して異なるDUTへとテストチャネル6を選択的にルーティングすることを可能にする。FPGAのプログラミングはさらに、異なるピン出力を有するDUTと適応するために、DUT内の異なる接触へのチャネルの再ルーティングを可能にする。
FPGA150は、Verilogのように、プログラムされているか、またはプログラムによって設定され得る。FPGA150のプログラミングまたは構成は、プローブカード上にFPGA150を取り付ける前に、提供され得る。FPGA150のプログラミングまたは構成は、さらに、テストシステムコントローラ4を用いることにより、または代替的に、プローブカードに直接的に接続されたユーザインターフェース154を用いることにより、取り付けの後にも実行され得る。ユーザインターフェース154は、CPUワークステーションであるか、またはFPGAを再プログラムするために用いられるその他の外部制御デバイスであり得る。FPGA150は、取り付けの前にプログラムされ、再プログラミングなしに機能し得るので、ユーザインターフェース154は、オプションとして示されている。
FPGAのプログラミングは、設計データベースまたはDUTの試験台(test bench)に基づき得る。設計データベースは、所定のテストシステムにおいてテストされることが予想される異なるDUT設計に対するピン機能の一覧を含み得る。データベースは、新しいDUTがテストに利用なようになるように、追加的なDUT設計の記述を含むようにアップデートされ得る。FPGAは、ウェハ上のDUTに要求されるピン出力上の特定のテストを容易にするように再構成され得、上記テストは、設計データベースから提供されるか、またはテスト中のリアルタイムのDUT変更ピン機能からの応答に基づいている。一実施形態において、DUTを開発するのに使用されるコンピュータ支援設計(CAD;Computer Aided Design)システムの出力は、FPGAにロードされたテストプログラムを統合するように使用され得る。CAD設計のデータベースは、直接的に用いられるか、あるいは、プローブカードを設計するのに使用される設計またはプローブカードを設計するのに使用されるCADツールによって、後処理(post−process)され得る。プローブカードを設計するために用いられるツールは、「Method Of Designing,Fabricating,Testing And Interconnecting An IC To External Circuit Nodes」と題された、Miller他による、米国特許第6,539,531号に記載されており、上記米国特許は、参考のため本明細書に援用される。このようにして、プローブカード内にFPGAを用いることにより、標準的または準標準的なプローブカードは、特定のDUT設計のテストの前に、ソフトウェアによって用いられ、カスタマイズされ得る。プローブカードのFPGAは、以下でさらに記述されるように、特定のDUT設計のテストのために、リアルタイムでさらに再プログラムまたは再構成され得る。
FPGAの再プログラム可能性および再構成は、テストエンジニアがテストのために適切なDUT接触に信号および電力を送信するように構成されたテストプログラムをデバッグする際に、再プログラムすることを可能にする。標準的な製造テストまたはテストサイクルの一部としての製造テストの間のFPGAの再プログラミングは、テストプロセスに柔軟性を追加する方法をさらに提供する。例えば、第1のセットのテストは、設定Aを用いて行なわれ得、そして、FPGAは、第2のセットのテストを実行するように設計された新しいアレンジメントBを再構成し得る。これは、DUTのチップ回路またはDUTに送信されたテストシステム制御信号のいずれかによって制御されるテスト動作の間の、DUTピン機能に対する変化と適合し得る。FPGAは、非活性DUTピンから新しい活性DUTピンへのテストシステムのピン接続を再割り当てするか、あるいは単に、特定のピン機能専用のテストシステムのピン接続を、新たに割り当てられたDUTピンに割り当て、その機能を提供する。FPGAおよびDUTピン機能の再構成は、FPGAまたはDUTのピン機能のいずれかを再プログラムするためにテストプロセスをシャットダウンすることなしに、テストの間にリアルタイムで行なわれ得る。
FPGA150は、好ましくはベースPCB150上に配置され、ドーターカード132とベースPCB30との間のルーティングラインとコネクタとの個数を最小化するが、FPGA150がドーターカード100上に含められ得ることが考えられる。同じように、FPGAまたは同様なプログラム可能なICが、内挿32またはスペーストランスフォーマ34に提供され得る。
FPGAは、典型低には、上述の限界へと入力電圧および出力電圧を調整する統合されたI/Oバッファを有するデジタルデバイスである。バッファの質に依存して、バッファリングは、一部のパラメトリックテスト(少量の漏れ電流の測定、または短絡回路または開回路が適用される際の、特定の電圧の測定を含む)を阻止する。したがって、本発明の一実施形態において、プログラム可能なIC(例えば、FPGA)は、I/Oバッファリング、ならびにパラメトリックテストが実行され得るようにプログラム可能なルーティングを提供する伝送ゲートを用いるプログラム可能なICを用いずに提供され得る。
プログラム可能なICまたはFPGAのバッファは、受信された電流および電圧(これらは、テストチャネル経路に遅延を導入し得る)を複製し得る。したがって、一実施形態において、導入された遅延を除去するために、テスト測定に補償が提供される。遅延を特徴付けるために、プログラム可能なICは、まず、テストシステムコントローラをループバックするプログラム可能なICを介してチャネル経路が提供されるように、プログラムされる。その後、テストシステムにより、測定が行なわれ、プログラム可能なICによってチャネル経路に導入された遅延を決定する。目下知られているプログラム可能なICによって導入された遅延により、プログラム可能なICは、チャネルをDUTへと直接的に接続するように再プログラミングされ、導入された、知られている遅延は、測定された遅延全体から差し引かれ、テストシステムによって導入された遅延全体の正確な決定を可能にする。
プログラム可能なIC(例えば、FPGA150として示されている)によってチャネルに導入された遅延を決定するために用いられるテスト構成は、図9A〜図9Bに示されている。図9Aおよび図9Bの構成のいずれかにより、実際のテスト環境内の遅延が決定され、温度の変化のような変動によって導入された潜在的な遅延を除去する。例えば、温度が同じに維持されることを保証するために、プログラム可能なICは、それが残りのテスト装置の温度に達することを可能にする時間の間、プログラム可能なICに導入された遅延が測定される前に、テスト環境に置かれる。
図9Aは、図8からのコンポーネントを示しており、上記コンポーネントは、破線160によって示されているように、FPGA150内においてテスト信号をテストシステム4へとループバックすることにより、FPGA150を介する遅延を決定するように用いられる。遅延を決定するために、FPGA150は、ループバック経路160を提供するようにプログラムされる。FPGA150内においてテストシステム4にループバックされた信号により、FPGA150の入力バッファおよび出力バッファの両方の遅延は、遭遇し合う。既に知られているテストシステムのチャネルの遅延により、FPGA150のバッファによって導入された遅延は、測定され、テストシステムの全遅延の決定に含められ得る。その後DUTを測定するために、FPGA150は、単純に再プログラミングされ、図7に示されているように、DUTへまたはDUTから信号を直接的に提供するが、一方で、導入されたテストシステムの遅延は、差し引かれ得る。
図9Bは、テストシステムによって導入される遅延を決定するためにテスト基板162が導入される代替的な構成を示している。示されている実施形態におけるテスト基板162は、テストシステム4へとテスト信号をループバックするトレース164を含んでいる。図9Bのシステムは、ベースPCB30およびスペーストランスフォーマ34を介するテストシステム4からの完全な遅延、ならびにFPGA150によって導入された遅延の測定を可能にする。全体の遅延は、トレース164によって経路内に導入された、知られている遅延を差し引き、2で割ることにより唯1つのチャネルによって導入された遅延を決定することにより、決定される。トレース164は、遅延を決定するための測定の後に、FPGAがDUT測定を再プログラミングすることを要求し得ないように、その後DUTが導入されるときに、チャネル経路を複製するように配置され得る。テスト基板162は、DUTをサポートする基板により、単純に取り外され置換される。
本発明は、上述では詳細について記述されてきたが、これは、本発明を以下に実施し使用するかを当業者に教示するためのものに過ぎない。多くの追加的な改変は、本発明の範囲内に入り、その範囲は、以下の請求の範囲によって規定される。
本発明のさらなる詳細は、添付の図面の助けを用いて例示される。
図1A〜図1Bは、ウェハ上の2つの異なる位置に提供されたプローブカードを示しており、上記プローブカードは、プローブカード上のスイッチの使用を示す象限において、ウェハをテストする。 図2は、従来のウェハテストシステムのコンポーネントのブロック図を示している。 図3は、図1のウェハテストシステムに対する従来のプローブカードの断面図である。 図4は、図3のプローブカードのコンポーネントの分解組立図である。 図5は、図3のPCBの透視図であり、テストヘッドおよびスイッチに接続するためのコネクタを示している。 図6は、本発明にしたがう、プローブカードと共に、基板上のコンポーネントの断面図を示している。 図7は、図6のプローブカードのコンポーネントの回路図を示している。 図8は、図6のプローブカードのコンポーネントの代替的な回路図を示している。 図9Aは、テスト測定構成を示しており、例えばFPGAのようなプログラマブルICによってチャネルに導入された遅延の特徴付けを可能にする。 図9Bは、テスト測定構成を示しており、例えばFPGAのようなプログラマブルICによってチャネルに導入された遅延の特徴付けを可能にする。

Claims (20)

  1. プログラム可能なICを備えるプローブカードアセンブリであって、個別のテストチャネルを複数のテストプローブのうちの1つに接続する、プローブカードアセンブリ。
  2. 前記プログラム可能なICは、フィールドプログラマブルゲートアレイ(FPGA)を含む、請求項1に記載のプローブカードアセンブリ。
  3. 前記FPGAは、I/Oバッファリングを含まない、請求項1に記載のプローブカードアセンブリ。
  4. 前記プログラム可能なICをプログラムするためのデータを格納するメモリ
    をさらに備え、該データは、
    まず、該プログラム可能なICが、テストシステムコントローラから、該プログラム可能なICを介する、もとの該テストシステムコントローラへの接続を提供し、該プログラム可能なICを介する遅延の測定を可能にするようにプログラムされることと、
    続いて、該プログラム可能なICが、テスト中の少なくとも1つのデバイスに接続するように再プログラムされることと
    を可能にする、請求項1に記載のプローブカードアセンブリ。
  5. ベースPCBに接続されたドーターカード
    をさらに備え、該ベースPCBは、
    テストシステムコントローラに接続するためのコネクタと、
    該コネクタから該ドーターカードへのルーティングラインと
    を含んでおり、
    該ドーターカードは、前記プログラム可能なICをサポートする、請求項1に記載のプローブカードアセンブリ。
  6. 前記FPGAにロードされたテストプログラムは、ウェハ上のコンポーネントを開発するように用いられるCADシステム設計から提供される、請求項2に記載のプローブカードアセンブリ。
  7. プローブカードを含むテストアセンブリであって、
    テストプローブをサポートするスペーストランスフォーマと、
    ベースPCBと
    を備え、該ベースPCBは、
    テストシステムコントローラへと接続するテストヘッドコネクタと、
    プログラム可能なICと、
    該テストヘッドコネクタから該プログラム可能なICへと提供されるチャネルラインと、
    該プログラム可能なICを該スペーストランスフォーマの該テストプローブに接続するルーティングラインと
    を備えており、該プログラム可能なICは、該チャネルラインのうちの個々のチャネルラインを該テストプローブのうちの異なるテストプローブに選択的に接続するようにプログラム可能である、テストアセンブリ。
  8. 前記プログラム可能なICは、FPGAを含む、請求項7に記載のテストアセンブリ。
  9. 前記FPGAをプログラムするためのデータを格納するメモリ
    をさらに備え、該データは、
    まず、該FPGAが、前記テストシステムコントローラから、該FPGAを介する、もとの該テストシステムコントローラへの接続を提供し、該FPGAを介する遅延の測定を可能にするようにプログラムされることと、
    続いて、該FPGAが、該FPGA、前記チャネルライン、前記ルーティングライン、および前記プローブを介することにより、テスト中の少なくとも1つのデバイスに、該テストシステムコントローラを接続するように再プログラムされること
    を可能にする、請求項8に記載のテストアセンブリ。
  10. トレースによって相互接続されたパッドを有するテスト基板
    をさらに備え、
    まず、前記FPGAが、前記テストシステムコントローラから、該FPGAを介する、もとの該テストシステムコントローラへの接続を提供し、該FPGAを介する遅延の測定を可能にするようにプログラムされるときに、該基板の該パッドは、前記テストプローブに接続可能である、請求項9に記載のテストアセンブリ。
  11. 前記テストヘッドコネクタから前記プログラム可能なICへと提供された電力ライン
    をさらに備え、該プログラム可能なICは、該電力ラインのうちの個々の電力ラインを前記テストプローブのうちの異なるテストプローブに選択的に接続するようにプログラム可能である、請求項9に記載のテストアセンブリ。
  12. プローブカードを用いてウェハ上のコンポーネントをテストする方法であって、該方法は、
    該プローブカード上のプログラム可能なICをプログラムし、テストシステムコントローラから、テストチャネル上の該プログラム可能なICを介し、もとの該テストシステムコントローラに信号を選択的に配向するステップと、
    該プログラム可能なICによって該テストチャネルに導入された遅延を測定するステップと、
    該プログラム可能なICを再プログラムし、該テストシステムコントローラから、テストチャネル上の該プログラム可能なICを介し、テスト中のデバイス(DUT)に接続するように信号を配向するステップと
    を包含する、方法。
  13. 前記プログラム可能なICによって導入された遅延を用いて該プログラム可能なICを再プログラムするステップが取り消された後に、前記チャネルを介する前記DUTへの遅延を測定すること
    をさらに包含する、請求項12に記載の方法。
  14. 前記プログラム可能なICをプログラムする前記ステップ、ならびに該プログラム可能なICを再プログラムする前記ステップの前に、該プログラム可能なICは、遅延を測定する前記ステップの間にテスト環境に置かれ、該テスト環境におけるその他のコンポーネントと実質的に同じ温度に達することが可能である、請求項13に記載の方法。
  15. プログラムする前記ステップは、前記ウェハ上のコンポーネントを開発するために用いられるCAD設計システムからテストプログラムをロードすることによって実行される、請求項14に記載の方法。
  16. プログラムする前記ステップは、前記プローブカードに接続されたユーザインターフェースによって実行され、該プローブカードは、前記テストチャネル上にテスト信号を提供するように該プローブカードに接続された自動テストシステムから分離されている、請求項14に記載の方法。
  17. 前記ICを再構成するステップ
    をさらに包含し、該ICは、FPGAを含み、前記ウェハ上の前記コンポーネントのテストの間に、前記複数のテストプローブのうちの異なるテストプローブにテスト信号を再配向する、請求項14に記載の方法。
  18. 前記FPGAは、前記ウェハ上の前記コンポーネントのピン機能の変化に応答して、再構成される、請求項16に記載の方法。
  19. 請求項14に記載の方法を用いてテストされるコンポーネントのうちの少なくとも1つを備えるデバイス。
  20. 請求項14に記載の方法にしたがう前記ICのプログラミングを可能にする、プロセッサ読み取り可能な媒体に格納されているコード。
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