JP2008529012A - プローブカード上の信号をルーティングするプログラマブルデバイス - Google Patents
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Abstract
Description
本発明は、ウェハ上の集積回路(IC)をテストするために用いられるテストシステムのプローブカードを介して信号をルーティングすることに関する。
増加されたテストチャネルを有するテストシステムコントローラは、テストシステムにとって、顕著なコスト要因である。同様に、制限された数のテストシステムのチャネルと適応するようにラインをルーティングするコンポーネントを有するプローブカードもそうである。テストシステムコントローラは、チャネル数を増加させるように、そしてそれにより、並列的にテストされ得るデバイス数を増加させるように発展してきた。不運にも、ウェハサイズは、典型的には、テストシステムコントローラの開発には追いついていないので、利用可能なチャネルは、ウェハ上のテスト中のデバイス(DUT;Devices Under Test)の全てを同時にテストするには、不十分である。それゆえ、増加されたテストの柔軟性を可能にするプローブカードを提供することが望まれる。
本発明にしたがうと、プローブカードに対し、プログラム可能なIC、例えば、フィールドプログラマブルゲートアレイ(FPGA)、プログラマブルロジックデバイス(PLD)、特定用途向け集積回路(ASIC)、または個々のテスト信号チャネルから多数の異なるプローブへのプログラム可能なルーティングを提供するその他のICが提供される。そのようなプログラム可能なICは、その他の従来のスイッチよりも、高いスイッチ密度と、長いライフサイクルとを提供する。プログラム可能なICは、リレーよりも信頼性があり得、半田付けされたジャンパワイヤのように永続的ではなく、低いPCBリアルエステート(real estate)により、アナログスイッチよりも、はるかに高い柔軟性を提供し得る。
ICを単純に再プログラムし、信号、電力、および設置を、DUT上の適切な位置に(それらの位置が変動する際に)ルーティングすることにより、同じPCBが、多数のDUT設計に用いられ得る。プログラム可能なICは、さらに、信号プローブカードが、同じパッドアレイを有するが異なるデバイスオプションに対して異なるピン出力を有しているデバイスを、より効率的にテストすることを可能にする。
図6は、プローブカードの断面図を示しており、ドーターカード100および102を含む本発明にしたがう基板上のコンポーネントを含むように、図3に示されているプローブカードの構成からは改変されている。便宜のため、図3から図6へと持ち越されている(carry over)コンポーネントは、同様にラベル付けされている。図6において、ドーターカードは、堆積されたコネクタ1041−4によって接続されるように示されている。堆積されたコネクタは、反対側のカード表面に取り付けられており、オス型およびメス型の接合コネクタを含んでいる。例えば、コネクタ1041は、ベースPCB30に接続されているが、コネクタ1042は、ドーターカード100に接続されている。堆積されたコネクタは、ZIF、ポゴピン、または、印刷回路基板に相互接続するのに適切なその他のタイプのコネクタであり得る。コネクタは、テスト環境に依存して異なるドーターカードを容易に取り付けることができるようにするために、ドーターカードを取り外せるようにする。取り外し可能なコネクタが示されているが、一実施形態において、ドーターカードは、例えば半田付けによって、しっかりと接続され得る。さらに、2つのドーターカードが示されているが、設計要求に依存して、単一のカードまたは2つ以上のカードが使用され得る。
一実施形態において、スペーストランスフォーマ34は、DUT入力を提供する各プローブと直列に配置された薄膜レジスタを含む。テストシステムコントローラ4の単一のチャネルからDUT1241−4の入力へと信号を提供するそのような薄膜レジスタ1201−4は、図7に示されている。すでに記述されたように、本発明にしたがうアーキテクチャは、欠陥のあるまたは短絡したDUTを問題のない(good)DUT入力から分離するために、各DUT入力と直列に配置されたスペーストランスフォーマ34において、レジスタ1201−4のような埋め込み型のレジスタを使用する。典型的に、図6に示されているスペーストランスフォーマ34は、マルチレイヤ型のセラミック基板であるか、あるいはマルチレイヤ型の有機物基板から構成され、薄膜レジスタ1201−4は、ルーティングラインからプローブへの経路における1つ以上の層の上に提供され得る。そのようなDUT分離レジスタの使用は、既に引用された米国特許第6,603,323号に記述されている。個別レジスタまたは表面に搭載されたレジスタもまた、このDUT分離アプリケーションに使用され得る。
システムは、利用可能なDUT電力供給の数を制限され得る。単一の電力供給を用いて複数のDUTを駆動するとき、欠陥のあるまたは短絡したDUTを、同じテストシステムコントローラの電力供給に接続されたその他の問題のないデバイスに影響を与えないようにするために、分離することが望ましい。さらに、各チャネルの分岐の追加に伴って電力の低下が発生し得るため、提供された電力を制御することが望ましい。
プローブカード内のファンアウトによってテストの並列性が提供され、テスト機能がプローブカードに移されるため、テストシステムコントローラの追加的な機能を要求することなしに、プローブカードのテスト機能の完全性を保証するような特徴をプローブカードの上に含めることが望ましい。一般に、従来のプローブカードにおいて、テストシステムコントローラは、完全性に関して各チャネルをモニタすることができる。テストシステムコントローラのリソースが、いくつかのDUTの間に分配され、コンポーネントが、個々のDUTに追加される。テストシステムコントローラによって実行されるプローブカードの完全性チェックは、もはやテストシステムの有効なチェックとはなり得ない。
ドーターカードの使用に必要なルーティングラインとコネクタとのリソースの量を最小化するために、シリアルバス145が、ここでのアーキテクチャに提供される。一実施形態において、図7におけるマイクロコントローラ110は、シリアルバスインターフェースを提供し、追加的な領域のオーバーヘッドを用いずにシリアルバス145を制御する。プローブカードのシリアルバス145は、プローブカードの内蔵型の自己診断(BIST;built in self test)特徴を、最小数のインターフェースワイヤを用いて分配することを可能にする。シリアルバスは、プローブカードのBIST機能を実現するためには鍵となる要素である。
図8は、図6のプローブカード上に使用され得るコンポーネントについての、図7への代替的な回路図を示している。図8の回路は、FPGA150を用いることにより、図7のベースPCB30およびドーターカード100に示されているその他の個別のコンポーネントと同様に、シリアル−パラレル型のシフトレジスタ146を置換することにより、図7を改変している。追加的に、または代替的に、FPGA150、またはその他のプログラム可能なICは、複数のプローブ接触のうちの1つに個別のテストチャネル6を選択的に配向するために、プログラム可能なルーティングを提供し得る。
Claims (20)
- プログラム可能なICを備えるプローブカードアセンブリであって、個別のテストチャネルを複数のテストプローブのうちの1つに接続する、プローブカードアセンブリ。
- 前記プログラム可能なICは、フィールドプログラマブルゲートアレイ(FPGA)を含む、請求項1に記載のプローブカードアセンブリ。
- 前記FPGAは、I/Oバッファリングを含まない、請求項1に記載のプローブカードアセンブリ。
- 前記プログラム可能なICをプログラムするためのデータを格納するメモリ
をさらに備え、該データは、
まず、該プログラム可能なICが、テストシステムコントローラから、該プログラム可能なICを介する、もとの該テストシステムコントローラへの接続を提供し、該プログラム可能なICを介する遅延の測定を可能にするようにプログラムされることと、
続いて、該プログラム可能なICが、テスト中の少なくとも1つのデバイスに接続するように再プログラムされることと
を可能にする、請求項1に記載のプローブカードアセンブリ。 - ベースPCBに接続されたドーターカード
をさらに備え、該ベースPCBは、
テストシステムコントローラに接続するためのコネクタと、
該コネクタから該ドーターカードへのルーティングラインと
を含んでおり、
該ドーターカードは、前記プログラム可能なICをサポートする、請求項1に記載のプローブカードアセンブリ。 - 前記FPGAにロードされたテストプログラムは、ウェハ上のコンポーネントを開発するように用いられるCADシステム設計から提供される、請求項2に記載のプローブカードアセンブリ。
- プローブカードを含むテストアセンブリであって、
テストプローブをサポートするスペーストランスフォーマと、
ベースPCBと
を備え、該ベースPCBは、
テストシステムコントローラへと接続するテストヘッドコネクタと、
プログラム可能なICと、
該テストヘッドコネクタから該プログラム可能なICへと提供されるチャネルラインと、
該プログラム可能なICを該スペーストランスフォーマの該テストプローブに接続するルーティングラインと
を備えており、該プログラム可能なICは、該チャネルラインのうちの個々のチャネルラインを該テストプローブのうちの異なるテストプローブに選択的に接続するようにプログラム可能である、テストアセンブリ。 - 前記プログラム可能なICは、FPGAを含む、請求項7に記載のテストアセンブリ。
- 前記FPGAをプログラムするためのデータを格納するメモリ
をさらに備え、該データは、
まず、該FPGAが、前記テストシステムコントローラから、該FPGAを介する、もとの該テストシステムコントローラへの接続を提供し、該FPGAを介する遅延の測定を可能にするようにプログラムされることと、
続いて、該FPGAが、該FPGA、前記チャネルライン、前記ルーティングライン、および前記プローブを介することにより、テスト中の少なくとも1つのデバイスに、該テストシステムコントローラを接続するように再プログラムされること
を可能にする、請求項8に記載のテストアセンブリ。 - トレースによって相互接続されたパッドを有するテスト基板
をさらに備え、
まず、前記FPGAが、前記テストシステムコントローラから、該FPGAを介する、もとの該テストシステムコントローラへの接続を提供し、該FPGAを介する遅延の測定を可能にするようにプログラムされるときに、該基板の該パッドは、前記テストプローブに接続可能である、請求項9に記載のテストアセンブリ。 - 前記テストヘッドコネクタから前記プログラム可能なICへと提供された電力ライン
をさらに備え、該プログラム可能なICは、該電力ラインのうちの個々の電力ラインを前記テストプローブのうちの異なるテストプローブに選択的に接続するようにプログラム可能である、請求項9に記載のテストアセンブリ。 - プローブカードを用いてウェハ上のコンポーネントをテストする方法であって、該方法は、
該プローブカード上のプログラム可能なICをプログラムし、テストシステムコントローラから、テストチャネル上の該プログラム可能なICを介し、もとの該テストシステムコントローラに信号を選択的に配向するステップと、
該プログラム可能なICによって該テストチャネルに導入された遅延を測定するステップと、
該プログラム可能なICを再プログラムし、該テストシステムコントローラから、テストチャネル上の該プログラム可能なICを介し、テスト中のデバイス(DUT)に接続するように信号を配向するステップと
を包含する、方法。 - 前記プログラム可能なICによって導入された遅延を用いて該プログラム可能なICを再プログラムするステップが取り消された後に、前記チャネルを介する前記DUTへの遅延を測定すること
をさらに包含する、請求項12に記載の方法。 - 前記プログラム可能なICをプログラムする前記ステップ、ならびに該プログラム可能なICを再プログラムする前記ステップの前に、該プログラム可能なICは、遅延を測定する前記ステップの間にテスト環境に置かれ、該テスト環境におけるその他のコンポーネントと実質的に同じ温度に達することが可能である、請求項13に記載の方法。
- プログラムする前記ステップは、前記ウェハ上のコンポーネントを開発するために用いられるCAD設計システムからテストプログラムをロードすることによって実行される、請求項14に記載の方法。
- プログラムする前記ステップは、前記プローブカードに接続されたユーザインターフェースによって実行され、該プローブカードは、前記テストチャネル上にテスト信号を提供するように該プローブカードに接続された自動テストシステムから分離されている、請求項14に記載の方法。
- 前記ICを再構成するステップ
をさらに包含し、該ICは、FPGAを含み、前記ウェハ上の前記コンポーネントのテストの間に、前記複数のテストプローブのうちの異なるテストプローブにテスト信号を再配向する、請求項14に記載の方法。 - 前記FPGAは、前記ウェハ上の前記コンポーネントのピン機能の変化に応答して、再構成される、請求項16に記載の方法。
- 請求項14に記載の方法を用いてテストされるコンポーネントのうちの少なくとも1つを備えるデバイス。
- 請求項14に記載の方法にしたがう前記ICのプログラミングを可能にする、プロセッサ読み取り可能な媒体に格納されているコード。
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