KR100916763B1 - 반도체 디바이스 테스트 시스템 - Google Patents

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Abstract

본 발명은 반도체 디바이스의 DC 테스트를 하기 위해 반도체 디바이스에 전류를 인가하는 커런트 로드의 기능을 테스트 헤더 대신, 하이픽스 보드에서 수행하도록 함으로써, 테스트 헤더에 커런트 로드를 마련하는 것보다 저렴한 비용으로 반도체 디바이스의 사양에 맞는 출력 전압/전류 테스트가 가능하도록 한 반도체 디바이스 테스트 시스템에 관한 것이다.
또한, 본 발명의 반도체 디바이스 테스트 시스템은 테스트 제어장치에 의해 반도체 디바이스를 테스트하는 테스트 헤더 및 상기 반도체 디바이스와 상기 테스트 헤더 사이의 전기적인 연결을 확립하되, 상기 테스트 헤더 측의 핀 일렉트로닉스와 한 쌍을 이루어 DC 테스트를 수행하는 패시브 로드가 구성된 하이픽스 보드를 포함하여 이루어진다.
DUT, 반도체, 테스트 헤더, 하이픽스 보드, 커런트 로드, DC 테스트

Description

반도체 디바이스 테스트 시스템{semiconductor device test system}
본 발명은 반도체 디바이스 테스트 시스템에 관한 것으로, 특히 반도체 디바이스의 DC 테스트를 하기 위해 반도체 디바이스에 전류를 인가하는 커런트 로드의 기능을 테스트 헤더 대신, 하이픽스 보드에서 수행하도록 함으로써, 테스트 헤더에 커런트 로드를 마련하는 것보다 저렴한 비용으로 반도체 디바이스의 사양에 맞는 출력 전압/전류 테스트가 가능하도록 한 반도체 디바이스 테스트 시스템에 관한 것이다.
잘 알려진 바와 같이, 각종 반도체 디바이스의 제조 과정에서 소정의 조립 공정을 거쳐서 제조된 반도체 디바이스는 최종적으로 특정 기능을 발휘하는지 여부를 체크하는 테스트 공정을 거치게 된다.
도 1은 종래 반도체 디바이스 테스트 시스템의 전체적인 구성을 보인 사시도이다. 도 1에 도시한 바와 같이, 반도체 디바이스 테스트 시스템의 전체적인 구성은 크게 반도체 디바이스를 테스트하는 테스트 헤더(2), 일정 수량의 반도체 디바이스를 반송하여 테스트가 이루어지도록 하고 이 테스트 결과에 따라 반도체 디바이스들을 등급별로 분류하여 적재하는 핸들러(3) 및 테스트 헤더(2)와 핸들러(3) 사이에 개재되어 반도체 디바이스와 테스트 헤더(2) 사이의 전기적인 연결을 확립하는 하이픽스(HIFIX) 보드(1)를 포함하여 이루어질 수 있다. 즉, (m * n)행렬의 소켓이 배열된 하이픽스 보드(1)와 핸들러(3)의 테스트부(test site)가 정합한 상태에서 테스트트레이 상의 인서트 내에 안착된 반도체 디바이스와 하이픽스 보드(1) 상의 소켓이 서로 접촉함으로써 (m x n)개의 반도체 소자가 동시에 테스트되는 것이다.
도 2는 종래 반도체 테스트 헤더 장치를 개략적으로 도시한 개요도이다.
도 2에 도시한 바와 같이, 테스트 헤더(20)는 단일의 테스트 헤더 기판과 그 일면 또는 양면에 탑재된 각종 회로 소자들을 포함하여 이루어지는데, 이러한 테스트 헤더 기판의 구성을 살펴보면, 반도체 테스트를 위한 정해진 테스트 패턴 신호를 발생시키는 ALPG(ALgorithmic Pattern Generater)(21), ALPG(21)로부터 출력되는 테스트 패턴 신호를 반도체 디바이스 일명, DUT(Device Under Test)(30)에 기록하는 드라이버와 DUT(30)에 의해 판독된 테스트 패턴의 판독 신호와 해당 반도체의 특성에 대응되는 기준 신호를 비교하여 그 비교 값을 출력하는 컴퍼레이터를 포함하는 핀 일렉트로닉스(Pin Electronic; PE)부(25) 및 핀 일렉트로닉스부(25)의 컴퍼레이터에서 출력된 신호에 대해 페일(fail) 여부를 판정하는 디지털 비교기(23) 및 반도체 테스트 시스템을 제어하는 테스트 제어장치(10)와의 인터페이스를 위한 인터페이스부(미도시)를 포함하여 이루어질 수 있다.
도 3은 종래 반도체 테스트 헤더의 핀 일렉트로닉스부를 개략적으로 도시한 개요도이다.
도 3에 도시한 바와 같이, 핀 일렉트로닉스부(100)는 DUT(30)에 구비되는 반도체에 직접 테스트 패턴에 따른 전류 및 전압을 인가하는 회로로서, 하나의 I/O(input/output) 채널을 형성하며, 드라이버(110), 컴퍼레이터(130), 커런트 로드(current load)(120) 및 PMU(Programmable Measurement Unit)를 포함하여 이루어지게 된다.
구체적으로, ALPG(21)에 의해 테스트 패턴 신호가 출력되면 드라이버(110)는 해당 테스트 패턴 신호를 통상, BGA(Ball Grid Array) 타입의 DUT(30)에 구비된 테스트 대상 반도체에 기록하게 된다. 이렇게 기록된 패턴 신호는 DUT(30)에 의해 판독되어 컴퍼레이터(130)로 출력되게 되며, 컴퍼레이터(130)는 테스트 패턴의 판독 신호와 기준 신호를 비교한 결과에 따른 비교 신호를 디지털 비교기(23)로 전달하고, 디지털 비교기(23)는 해당 판독 신호의 페일 여부를 판정하여 그 결과를 인터페이스부를 통해 테스트 제어장치(10)로 전송하게 된다.
또한, 커런트 로드(120)는 DUT의 출력 전류나 출력 전압 레벨을 테스트하기 위한 것으로서, DUT의 규격에 해당하는 출력 전류레벨 즉, IOL(current output low) 및 IOH(current output high)에 해당되는 전류를 DUT에 인가하는 것이다. 이러한 커런트 로드(120)가 구동되면, 컴퍼레이터(120)는 DUT의 출력 전압을 그 기준이 되는 기준 전압 즉, VOH(voltage out high) 및 VOL(voltage out low)와 비교하여 그 결과를 인터페이스부를 통해 테스트 제어장치(10)로 전송하게 된다.
도 4 및 도 5는 각각, 종래 액티브(active) 방식 및 패시브(passive)방식의 커런트 로드를 설명하기 위한 개념도이다.
먼저, 도 4에 도시한 바와 같은 액티브 로드는 DUT의 규격에 해당하는 출력 전류레벨에 생성하여 DUT에 인가하는 것이다. 그러나, 종래 액티브 로드에 따르면 회로 구성이 복잡하고 그로 인하여 고가이고 또한, 부피가 커서 실용성이 떨어지기 때문에, 대량의 DUT를 동시에 테스트하는 데는 부적합하다는 문제점이 있었다.
다음으로, 도 5에 도시한 바와 같은 패시브 로드는 직접 전류를 생성하는 능동 소자 대신, 저항과 같은 수동소자의 조합을 이용하여 DUT에 전류를 인가하는 것이다. 따라서, 액티브 로드보다는 간단하면서도 저비용으로 테스트 헤더에 구성될 수 있다는 장점이 있다. 그러나, DUT에 인가할 수 있는 전류레벨이 한정적이기 때문에 저항의 조합에 벗어나는 제품에 대해서는 결코 바람직하다고는 할 수 없으나 근사치를 적용할 수밖에 없고, 이로 인해 테스트의 정확도가 떨어질 수 있다는 문제점이 있었다. 물론, 저항의 조합을 늘려 적용되는 제품군을 확장할 수도 있으나, 이렇게 되면 액티브 로드와 같이 회로가 복잡해지고 부피가 커져 버리는 문제점이 생길 수가 있다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, DUT 테스트시 제품별로 교체가 되는 하이픽스 보드에 패시브 방식의 커런트 로드를 구성함으로써, 테스트 헤더에 커런트 로드를 구성하는 것보다 저비용이면서도 맞춤형의 DC 테스트가 구현될 수 있도록 한 반도체 디바이스 테스트 시스템을 제공하는데 그 목적이 있다.
전술한 목적을 달성하기 위해 본 발명은 테스트 제어장치에 의해 반도체 디바이스를 테스트하는 테스트 헤더 및 상기 반도체 디바이스와 상기 테스트 헤더 사이의 전기적인 연결을 확립하되, 상기 테스트 헤더 측의 핀 일렉트로닉스와 한 쌍을 이루어 DC 테스트를 수행하는 패시브 로드가 구성된 하이픽스 보드를 포함하여 이루어지는 반도체 디바이스 테스트 시스템을 제공한다.
전술한 구성에서, 상기 패시브 로드는 상기 반도체 디바이스와의 연결을 온/오프하는 스위치 뭉치; 상기 테스트 헤더의 전원 공급부와 상기 스위치 뭉치 사이에 형성되는 전원측 저항 소자 및 상기 반도체 디바이스의 그라운드와 상기 스위치 뭉치 사이에 형성되는 그라운드측 저항 소자를 포함하여 이루어지는 것이 바람직하다.
또한, 상기 스위치 뭉치는 상기 테스트 헤더에 의해 제어되는 것이 바람직하다.
또한, 상기 패시브 로드는 상기 하이픽스 보드의 소켓보드와는 별도의 서브 보드에 부착될 수 있다.
테스트 제품군이 바뀌게 되면 통상적으로, 하이픽스 보드도 같이 교체된다. 따라서, 본 발명의 반도체 디바이스 테스트 시스템에 따르면 해당 DUT에 맞춤형의 패시브 로드가 하이픽스 보드에 구현되어 있기 때문에, 테스트 헤더에 커런트 로드를 구성하는 것보다 저비용이면서도 간단하게 DC 테스트가 구현되는 효과가 있다.
이하에는 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따라 반도체 디바이스 테스트 시스템에 대해서 상세하게 설명한다.
도 6은 본 발명의 일 실시예에 따른 반도체 디바이스 테스트 시스템의 전기적인 블록 구성도이다.
도 6에 도시한 바와 같이, 본 발명에 따른 반도체 디바이스 테스트 시스템의 전체적인 구성은 크게, 테스트 제어장치(200), 테스트 제어장치(200)의 제어에 의해 DUT를 테스트하는 테스트 헤더(300), 일정 수량의 DUT(500)를 반송하여 테스트가 이루어지도록 하고 이 테스트 결과에 따라 DUT(500)들을 등급별로 분류하여 적재하는 핸들러(미도시) 및 테스트 헤더(300)와 핸들러 사이에 개재되어 DUT(500)와 테스트 헤더(300) 사이의 전기적인 연결을 확립하되, 테스트 헤더(300)의 제어에 의해 DUT(500)의 특성에 해당하는 정격 전류를 DUT(500)에 인가하는 하이픽스 보드(400)를 포함하여 이루어질 수 있다.
전술한 구성에서, 테스트 헤더(300)는 테스트 제어장치(100)의 제어에 의해 시스템에서 요구되는 각종 타이밍 신호를 발생시키는 타이밍 발생부(미도시), 타이밍 발생부에서 발생된 타이밍 신호에 의거하여 각종 알고리즘 패턴을 발생시키는 ALPG(320), ALPG(320)로부터 출력되는 테스트 패턴 신호를 DUT(500)에 기록하는 드라이버(340)와 DUT(500)에 의해 판독된 테스트 패턴의 판독 신호와 해당 반도체의 특성에 대응되는 기준 신호(VOH, VOL)를 비교하여 그 비교 값을 출력하는 컴퍼레이터(350)를 포함하는 핀 일렉트로닉스, 컴퍼레이터(350)에서 출력된 신호에 대해 페일(fail) 여부를 판정하는 디지털 비교기(310) 및 하이픽스 보드(400)에 탑재된 패시브 방식의 커런트 로드(이하, 패시브 로드)에 전원을 공급하는 프로그래머블 전원공급부(programmable power supply; 이하 'PPS'라 한다)(330)을 포함하여 이루어질 수 있다.
여기서, ALPG(220)는 테스트 제어장치(100)에 의해 하이픽스 보드(400) 측 패시브 로드를 구동하는데 필요한 제어신호를 하이픽스 보드(300)에 출력하게 된다. 또한, PPS(330)는 DUT에서 출력되는 판독 신호에 대응되는 기준 신호(VOH, VOL)를 컴퍼레이터(350)에 공급하고 DUT 입력 전압(VIH, VIL) 드라이버(340)에 공급할 수 있다.
이외에도, 테스트 헤더(300)에는 드라이버(240)들 사이의 시간 지연을 보상(compensation)하는 시간지연소자 및 DUT에 전압을 인가하여 전류를 측정(VFIM)하거나 DUT에 전류를 인가하여 전압을 측정(IFVM)하는 고정밀 DC 측정회로인 PMU(Programmable Measurement Unit)가 더 포함될 수 있다.
다음으로, 하이픽스 보드(400)는 (m * n)행렬의 소켓이 배열되어 있는 것인바, 즉, 하이픽스 보드(300)와 핸들러의 테스트부가 서로 정합이 된 상태에서 테스트트레이 상의 인서트 내에 안착된 DUT와 하이픽스 보드(400) 상의 소켓이 서로 접촉함으로써 (m x n)개의 반도체 소자가 동시에 테스트되는 것이다.
또한, 하이픽스 보드(300)는 테스트 헤더(200)를 대신하여 DUT(500)에 정격 전류 즉, VOH와 VOL을 인가하는 패시브 로드를 더 포함하여 이루어지는데, 이러한 패시브 로드는 소켓 보드와는 별도의 서브 보드에 부착될 수 있다. 여기서, 패시브 로드는 테스트 헤더(200)측의 핀 일렉트로닉스와 한 쌍을 이룬 것이다. 따라서, 테스트 헤더(200)에 핀 일렉트로닉스 즉, I/O채널이 이를테면, 256개 형성되어 있는 것이라면, 하이픽스 보드(300)에도 256개의 패시브 로드가 존재하는 것이다.
구체적으로, 패시브 로드는 ALPG(320)의 제어에 의해 DUT(500)와의 연결을 온/오프하는 스위치 뭉치(410), PPS(330)와 스위치 뭉치(410) 사이에 형성되는 전원측 저항 소자(R_VOL), DUT(500)의 그라운드(GND)와 스위치 뭉치(410) 사이에 형성되는 그라운드측 저항 소자(R-VOH), ALPG(320)와 스위치 뭉치(410) 간의 연결을 위한 ALPG 접속단자(420), PPS(330)와 스위치 뭉치(410) 간의 연결을 위한 PPS 접속단자(430) 및 그라운드(GND)와 스위치 뭉치(410) 간의 연결을 위한 GND 접속단자(440)를 포함하여 이루어질 수 있다.
다음으로, 본 발명의 반도체 디바이스 테스트 시스템에 의한 DC 테스트 과정을 구체적으로 설명하자면 다음과 같다.
먼저, 테스트 헤더(300)는 드라이버(340)와 DUT(500) 간을 연결하는 스위치 F1을 오프 상태로 하고, 컴퍼레이터(350)와 DUT(500) 사이를 연결하는 스위치(미도시) 및 하이픽스 보드(400) 측 스위치 뭉치(410)를 온 상태로 설정한다.
그 다음, 테스트 헤더(300)는 테스트 제어장치(200)의 제어에 의해 PPS(330)를 구동하여 전원측 저항 소자(R_VOL)에 전압을 공급하게 된다. 이때, 전압은 DUT(500) 특성에 해당하는 전류(IOL)를 출력할 수 있도록 그 크기가 설정되는 것이다.
그러면, 컴퍼레이터(350)는 DUT(500)의 출력전압과 기준 전압(VOH, VOL)을 비교하여 그 비교 값을 출력하게 된다. 이에, 디지털 비교기(310)는 컴퍼레이터(350)에서 출력된 신호에 대해 DC 테스트의 페일 여부를 판정하여 그 결과를 테스트 제어장치(200)에 전달하게 된다. 즉, DUT(500)에서 출력되는 전압의 절대치가 기준 전압의 절대치보다 낮게 형성되면 그 제품은 DC 테스트에서 페일 처리된다.
이에 따라, 테스트 제어장치(100)는 전달받은 DC 테스트 결과값에 의거하여 테스트트레이에 적재되어 있는 DUT들을 등급별로 분류하도록 핸들러를 제어하게 된다.
본 발명의 반도체 디바이스 테스트 시스템은 전술한 실시 예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위에서 다양하게 변형하여 실시할 수가 있다.
플래시메모리 대표적으로, 낸드플래시(Nand Flash) 혹은 노어플래시(Nor Flash)는 각종 휴대 단말기 이를 테면, 휴대폰, MP3 플레이어 및 네비게이션의 메 모리로서 사용되고 있으며, 근래 들어 시장 규모가 급격한 신장세를 보이고 있다. 또한, 플래시메모리는 저전력으로 구동되기 때문에 비메모리보다는 통상적으로 출력 전압이 낮게 형성된다. 따라서, 출력 전압이 사용자가 원하는 레벨로 나오는지 여부가 플래시메모리의 성능을 좌우한다고 할 것이다.
즉, 본 발명의 반도체 디바이스 테스트 시스템은 플래시메모리의 신장세에 따라 DC 테스트 분야에서 산업상 이용 가능성이 높을 것으로 예상된다.
도 1은 종래 반도체 디바이스 테스트 시스템의 전체적인 구성을 보인 사시도이고,
도 2는 종래 반도체 테스트 헤더 장치를 개략적으로 도시한 개요도이며,
도 3은 종래 반도체 테스트 헤더의 핀 일렉트로닉스부를 개략적으로 도시한 개요도이며,
도 4 및 도 5는 각각, 종래 액티브(active) 방식 및 패시브(passive)방식의 커런트 로드를 설명하기 위한 개념도이며,
도 6은 본 발명의 일 실시예에 따른 반도체 디바이스 테스트 시스템의 전기적인 블록 구성도이다.
*** 도면의 주요 부분에 대한 부호의 설명 ***
200: 테스트 제어장치
300: 테스트 헤더 310: 디지털 비교기
320: ALPG 330: 프로그래머블 전원 공급부
340: 드라이버 350: 컴퍼래이터
400: 하이픽스 보드 410: 스위치 뭉치
420: ALPG 접속단자 430: PPS 접속단자
440: 그라운드 접속단자
500: DUT

Claims (4)

  1. 테스트 제어장치에 의해 반도체 디바이스를 테스트하는 테스트 헤더, 및 상기 반도체 디바이스와 상기 테스트 헤더 사이의 전기적인 연결을 확립하는 하이픽스 보드를 포함하여 이루어진 반도체 디바이스 테스트 시스템에 있어서,
    상기 하이픽스 보드는 상기 테스트 헤더 측의 핀 일렉트로닉스와 한 쌍을 이루어 DC 테스트를 수행하는 패시브 로드를 포함하는 것임을 특징으로 하는 반도체 디바이스 테스트 시스템.
  2. 제 1항에 있어서,
    상기 패시브 로드는:
    상기 반도체 디바이스와의 연결을 온/오프하는 스위치 뭉치;
    상기 테스트 헤더의 전원 공급부와 상기 스위치 뭉치 사이에 형성되는 전원측 저항 소자 및
    상기 반도체 디바이스의 그라운드와 상기 스위치 뭉치 사이에 형성되는 그라운드측 저항 소자를 포함하여 이루어지는 것을 특징으로 하는 반도체 디바이스 테스트 시스템.
  3. 제 2항에 있어서,
    상기 스위치 뭉치는 상기 테스트 헤더에 의해 제어되는 것을 특징으로 하는 반도체 디바이스 테스트 시스템.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 패시브 로드는 상기 하이픽스 보드의 소켓보드와는 별도의 서브 보드에 부착되는 것을 특징으로 하는 반도체 디바이스 테스트 시스템.
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* Cited by examiner, † Cited by third party
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