WO2016017292A1 - デバイスの検査方法、プローブカード、インターポーザ及び検査装置 - Google Patents

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徹也 加賀美
貫二 鈴木
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東京エレクトロン株式会社
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Definitions

  • the present invention relates to a device inspection method for inspecting the electrical characteristics of a device, a probe card, an interposer and an inspection apparatus used therefor.
  • the probe card includes a plurality of probes (contacts) that are brought into contact with electrode pads of devices on the wafer. Then, the electronic circuit on the wafer is inspected by sending an electrical signal from the tester to each probe with each probe in contact with each electrode pad on the wafer.
  • Patent Document 1 leakage current is measured at a time for two or more DUTs connected in parallel to a tester, and simultaneously measured for a standard value A. If the sum B of the leakage currents of the DUTs is small (A> B), all DUTs are determined to be acceptable, and if A ⁇ B, at least one DUT is determined to be unacceptable, and leakage continues for each DUT. An inspection method for measuring current individually has been proposed. In the inspection method of Patent Document 1, the sum B of leak currents is used as an index. However, since the leak current value varies depending on the DUT, the number of defective DUTs is calculated when the result of simultaneous measurement is A ⁇ B. It cannot be estimated.
  • the present invention provides an inspection method capable of inspecting efficiently in a short time when inspecting the electrical characteristics of a plurality of devices.
  • the device inspection method of the present invention is a device inspection method for inspecting electrical characteristics of a plurality of devices formed on a substrate.
  • a device inspection method includes: a first step of simultaneously inputting a test signal from the tester to a plurality of devices connected in parallel to the tester; and a response from the plurality of devices based on the input test signal. And a second step of determining whether one or more of the plurality of devices are unsuccessful based on a composite value of the signals.
  • the second step compares the composite value with a preset threshold value, and if the threshold value is not satisfied, one or more of the plurality of devices fail. , And may be determined.
  • the method may further include a step of setting a new threshold value different from the threshold value, and again using the new threshold value, Step 1 and the second step may be performed.
  • the device inspection method of the present invention is rejected by repeatedly executing the step of setting the new threshold, the first step, and the second step until the new threshold is satisfied.
  • the number of the devices may be detected.
  • the threshold value may be set in multiple stages, and the threshold value set in the Nth determination (where N means a positive integer of 1 or more) is determined as TH N If the threshold value set in the N + 1th determination is TH N + 1 , the relationship TH N > TH N + 1 may be satisfied.
  • the plurality of devices are composed of n devices (where n means a positive integer of 2 or more), and all of the n devices pass.
  • the threshold value TH N may satisfy the relationship of the following formula (1).
  • the device may be a nonvolatile semiconductor memory, and the first step and the second step are executed as a write test of the nonvolatile semiconductor memory. There may be.
  • the probe card of the present invention is arranged between a tester for inspecting electrical characteristics of a plurality of devices formed on a substrate and the substrate.
  • the probe card of the present invention includes a plurality of probes that are brought into contact with electrode pads of the plurality of devices, respectively, and a support substrate that supports the plurality of probes. And in the probe card of the present invention, the support substrate is connected to the probe, and an input line for transmitting a test signal from the tester to the plurality of devices, and connected to the probe, based on the test signal.
  • a plurality of individual output lines for transmitting response signals from the devices, a plurality of the individual output lines, and a common output line for combining the response signals from the plurality of devices and transmitting them to the tester; And the individual output line includes a resistance portion having a resistance larger than an internal resistance of the device.
  • the probe card of the present invention may further include a relay switch unit connected in series with the resistor unit on the individual output line.
  • the interposer of the present invention is arranged between a tester for inspecting electrical characteristics of a plurality of devices formed on a substrate and the substrate.
  • the interposer of the present invention includes an input line for transmitting a test signal from the tester to the plurality of devices, a plurality of individual output lines for transmitting response signals from the device based on the test signal, A common output line that integrates a plurality of the individual output lines, synthesizes the response signals from the plurality of devices and transmits the response signals to the tester, and has internal resistance of the device in the individual output lines It is characterized by including a resistance portion having a larger resistance.
  • the interposer of the present invention may further include a relay switch unit connected in series with the resistor unit on the individual output line.
  • the inspection apparatus of the present invention inspects the electrical characteristics of a plurality of devices formed on a substrate.
  • the inspection apparatus of the present invention includes a pattern generator that generates a test signal for inspecting the device, a comparator that compares a combined response signal obtained by combining response signals from the plurality of devices based on the test signal with a threshold, A signal input / output circuit interposed between the pattern generator and the comparator and the device.
  • the signal input / output circuit includes an input line that transmits the test signal to the plurality of devices, and a plurality of response signals that are transmitted from the device based on the test signal.
  • the inspection apparatus of the present invention may further include a relay switch unit connected in series with the resistor unit on the individual output line. Further, the inspection apparatus of the present invention includes a signal control unit that controls generation of the test signal by the pattern generator, and a comparison information between the threshold value and the combined response signal by the comparator. When the determination unit that determines whether or not one or more are rejected and the determination unit determines that one or more of the plurality of devices are rejected, the threshold value and And a threshold setting unit that sets a different new threshold.
  • FIG. 1 is a cross-sectional view showing a schematic configuration of an inspection apparatus according to an embodiment of the present invention.
  • an inspection apparatus 100 includes a loader chamber 1, an inspection chamber 2 that houses a wafer W on which a plurality of devices to be inspected (DUT) 10 (not shown in FIG. 1) are formed, and a DUT 10 on the wafer W.
  • the tester 3 for performing the electrical characteristic inspection and the control unit 4 for controlling each component of the inspection apparatus 100 are provided.
  • the loader chamber 1 forms a transfer area for transferring the wafer W.
  • the inspection chamber 2 includes a mounting table 11 on which the wafer W is mounted, and a holder 12 disposed above the mounting table 11.
  • the mounting table 11 is configured to be able to move the wafer W in the X, Y, Z, and ⁇ directions with the wafer W mounted thereon.
  • the holder 12 supports the probe card 13.
  • the probe card 13 has a support substrate 13a and a plurality of probes (contactors) 13b.
  • the probe card 13 is electrically connected to the tester 3 via a connection ring 21 having a large number of connection terminals, an interposer (or performance board) 22 and a test head (not shown).
  • the inspection chamber 2 aligns the plurality of probes 13b of the probe card 13 supported by the holder 12 with the electrode pads (not shown) of the plurality of DUTs 10 formed on the wafer W on the mounting table 11.
  • An alignment mechanism 14 is further provided.
  • the tester 3 sends an electrical signal to each DUT 10 and receives a response signal from the DUT 10 to inspect the electrical characteristics of the DUT 10 on the wafer W.
  • the tester 3 includes a pattern generator 31 and a comparator 32.
  • FIG. 2 is a schematic configuration diagram illustrating an example of the signal input / output circuit 33 that electrically connects the pattern generator 31 and the comparator 32 to the plurality of DUTs 10.
  • the pattern generator 31 generates a test signal for inspecting the DUT 10.
  • the pattern generator 31 and the plurality of DUTs 10 are connected by an input line 41 that is a wiring that branches into a plurality on the way.
  • the comparator 32 In response to the test signal sent from the pattern generator 31, the comparator 32 outputs a response signal output from each of the plurality of DUTs 10 or a signal obtained by combining the response signals from the plurality of DUTs 10 (hereinafter referred to as “synthesis”).
  • the response signal ” (which may be referred to as“ response signal ”) is compared with a threshold value.
  • Connected to the comparator 32 is a common output line 51 that is a wiring for combining and transmitting response signals from the plurality of DUTs 10.
  • the comparator 32 and the plurality of DUTs 10 are connected by a common output line 51 and an individual output line 52 that is a wiring from each DUT 10.
  • the signal input / output circuit 33 includes an input line 41, a common output line 51, a plurality of individual output lines 52, a relay switch unit 53, and a resistance element 54.
  • the signal input / output circuit 33 may be mounted on any of the tester 3, the support substrate 13 a of the probe card 13, or the interposer (or performance board) 22.
  • the input line 41 branches along the way according to the number of DUTs 10 to be inspected at a time, and connects the pattern generator 31 and the plurality of DUTs 10 in parallel.
  • the test signal generated by the pattern generator 31 is transmitted to a plurality of DUTs 10 via the input line 41.
  • the input line 41 may be provided with a relay switch unit for switching connection / disconnection between the pattern generator 31 and the plurality of DUTs 10. Further, the input line 41 is not limited to the configuration shown in FIG. 2 as long as a test signal can be simultaneously transmitted to each DUT 10.
  • the common output line 51 is formed by integrating a plurality of individual output lines 52 that transmit response signals output from the DUTs 10 based on the test signal input from the pattern generator 31.
  • the response signal output from each DUT 10 is transmitted to the comparator 32 via the individual output line 52 and the common output line 51.
  • each individual output line 52 a relay switch portion 53 and a resistance element 54 are provided in series.
  • the arrangement order of the relay switch part 53 and the resistance element 54 is not ask
  • the relay switch unit 53 can be used when switching connection / disconnection between the comparator 32 and the plurality of DUTs 10. When combining the response signals from the respective DUTs 10 into one, all the relay switch units 53 may be brought into a connected state (ON). When the response signal from each DUT 10 is individually sent to the comparator 32, only the relay switch unit 53 of one individual output line 52 is connected (ON), and the relay switch unit 53 of the other individual output line 52 is What is necessary is just to make it a non-connection state (OFF). In addition, when it is not necessary to send the response signal from each DUT 10 to the comparator 32 individually, the relay switch unit 53 may not be provided.
  • the resistance element 54 has a function of selecting a response signal, and has a resistance larger than the internal resistance (output impedance) of each DUT 10 in order to adjust the impedance in the common output line 51 connected to each individual output line 52. Have.
  • the control unit 4 is typically a computer.
  • FIG. 3 shows an example of the hardware configuration of the control unit 4 shown in FIG.
  • the control unit 4 includes a main control unit 101, an input device 102 such as a keyboard and a mouse, an output device 103 such as a printer, a display device 104, a storage device 105, an external interface 106, and a bus that connects them together.
  • the main control unit 101 includes a CPU (Central Processing Unit) 111, a RAM (Random Access Memory) 112, and a ROM (Read Only Memory) 113.
  • CPU Central Processing Unit
  • RAM Random Access Memory
  • ROM Read Only Memory
  • the storage device 105 is not particularly limited as long as it can store information, but is, for example, a hard disk device or an optical disk device.
  • the storage device 105 records information on a computer-readable recording medium 115 and reads information from the recording medium 115.
  • the recording medium 115 may be of any form as long as it can store information.
  • the recording medium 115 is a hard disk, an optical disk, a flash memory, or the like.
  • the recording medium 115 may be a recording medium that records a recipe for the inspection method according to the present embodiment.
  • the CPU 111 uses the RAM 112 as a work area to execute a program stored in the ROM 113 or the storage device 105, so that the DUT 10 formed on the wafer W in the inspection apparatus 100 according to the present embodiment is processed.
  • the inspection can be executed.
  • the control unit 4 controls each component (for example, the mounting table 11, the alignment mechanism 14, the pattern generator 31, the comparator 32, the relay switch unit 53, etc.) in the inspection apparatus 100.
  • FIG. 4 is a functional block diagram of the control unit 4 and also shows the relationship between the pattern generator 31 and the comparator 32 in the tester 3.
  • the control unit 4 includes a signal control unit 121, a determination unit 122, and a threshold setting unit 123. These are realized by the CPU 111 executing software (programs) stored in the ROM 113 or the storage device 105 using the RAM 112 as a work area. For example, the same functions as those of the signal control unit 121, the determination unit 122, and the threshold setting unit 123 are performed using the FPGA (Field Programmable Gate Array) or the like, and the probe card 13 or the interposer (or performance board) 22 You may have it.
  • the control part 4 also has other functions (for example, the control function etc. which switch connection / disconnection of the relay switch part 53), detailed description is abbreviate
  • the signal control unit 121 controls the generation of the test signal by the pattern generator 31. Specifically, the signal control unit 121 sends a control signal to the pattern generator 31 to instruct the types of clock signals and data signals generated by the pattern generator 31, generation / stopping, and the like.
  • the determination unit 122 acquires comparison information between the threshold value and the composite response signal from the comparator 32, and based on the comparison information, whether or not one or more of the plurality of DUTs 10 are rejected, that is, all It is determined whether or not the DUT 10 is acceptable. Note that this determination operation may be performed by the comparator 32 instead of the determination unit 122. Further, the determination unit 122 can determine the number of DUTs 10 that output the FAIL signal among the plurality of DUTs 10 based on a procedure described later.
  • the threshold value setting unit 123 sets a threshold value for performing comparison in the comparator 32.
  • the threshold value setting unit 123 can set a plurality of threshold values in multiple stages, and the threshold values can be dynamically changed. For example, when the determination unit 122 (or the comparator 32) determines that one or more of the plurality of DUTs 10 are unacceptable from the comparison information between the first threshold value and the synthesized response signal, the threshold value setting unit 123 can set the second threshold value as a new threshold value different from the first threshold value.
  • FIG. 5 is an explanatory diagram of test signals, response signals, and threshold values in the conventional inspection method.
  • the pattern generator 31 generates a clock signal (CLK) and a data signal (DATA), and these are input to each DUT 10 as a test signal.
  • CLK clock signal
  • DATA data signal
  • PASS / FAIL pass / fail
  • the individual response signal from each DUT 10 may include a PASS signal that satisfies the threshold value TH and a FAIL signal that does not satisfy the threshold value TH. Therefore, the synthesized response signal may be synthesized from only the PASS signal, synthesized from only the FAIL signal, or synthesized from the PASS signal and the FAIL signal.
  • FIG. 7 is a diagram for explaining an example of setting a threshold value for a composite response signal in the inspection method of the present embodiment.
  • 6 and 7 exemplify the case where there are three DUTs 10.
  • the signal level and signal pattern input from the pattern generator 31 have the same contents.
  • the individual response signal from each DUT 10 may include a pass (PASS) and a fail (FAIL) as described above, and all cases are PASS and PASS and FAIL are mixed. Then, the synthesized response signals synthesized into one have different values.
  • the output levels of the individual response signals of the DUT 10 are binary values of Hi (PASS): 3 [V] and Low (FAIL): 0 [V]
  • the output level S D of two DUT10 individual response signals in the three DUT10 is Hi, when the output level S D of one DUT10 individual response signal is Low, FIG 6 (B ),
  • the output impedance of the DUT 10 is the same at Hi: 3 [V] and Low: 0 [V].
  • the output level of the composite response signal is sequentially compared with threshold values TH 1 , TH 2 , TH 3 .
  • the determination unit 122 determines that “all DUTs 10 pass” if the output level of the composite response signal satisfies the threshold TH, and “one or more DUTs 10 fail if the threshold TH is not satisfied”. It is determined.
  • the threshold TH 1 to be used is determined based on the combined response signal output level S 0 when all three DUTs 10 pass (PASS), and one DUT 10 fails. it may be set between the output level S 1 of the composite response signals when it is (FAIL). Accordingly, if the output level of the composite response signal is equal to or higher than the threshold TH 1 , all DUTs 10 pass (PASS), and if the output level is lower than the threshold TH 1 , one or more DUTs 10 fail (FAIL). It can be judged.
  • the threshold TH 2 to be used is the output level S 1 of the composite response signal when one DUT 10 fails (FAIL) and the two DUTs 10 fail (FAIL) it may be set between the output level S 2 of the composite response signal. Accordingly, when the output level of the combined response signal is equal to or higher than the threshold TH 2 in combination with the first determination result, two DUTs 10 pass (PASS) and one DUT 10 fails (FAIL). I can judge. Further, if the output level is less than the threshold TH 2 of the composite response signals, two or more DUT10 can be judged to be a failure (FAIL).
  • the threshold TH 3 to be used may be set to be less than the output level S 2 of the combined response signal when the two DUTs 10 fail (FAIL).
  • FAIL the threshold level of the combined response signal
  • the threshold TH 3 in combination with the first and second determination results, one DUT 10 is passed (PASS) and two DUTs 10 are rejected (FAIL). It can be judged that. Further, if the output level is less than the threshold value TH 3 Synthesis response signal, it can be determined that the three DUT10 is rejected (FAIL).
  • the Nth (where N is a positive integer of 2 or more) DUTs 10 (where N is a positive integer of 1 or more)
  • the threshold value set for the determination of THN is TH N
  • the threshold value set for the N + 1th determination is TH N + 1
  • the threshold TH N set for the Nth determination with respect to the output level S 0 of the composite response signal when all of the n DUTs 10 pass is expressed by the following equation (1). It is preferable to satisfy the relationship.
  • the threshold value TH N is in the vicinity of an intermediate value between S 0 ⁇ [n ⁇ (N ⁇ 1)] / n and S 0 ⁇ (n ⁇ N) / n in order to increase the reliability of determination in consideration of the margin. It is more preferable to set to. That is, when the number of DUTs 10 that output the FAIL signal increases from zero by one, the combined response signals S 0 , S 1 , S 2 ,... S n are intermediate values between S 0 and S 1. It is preferable to set the threshold value TH N in the vicinity, near the intermediate value between S 1 and S 2 ,... Near the intermediate value between S n ⁇ 1 and S n . In this case, the threshold value TH N is preferably set to a value represented by the following equation (2), for example.
  • FIG. 8 is a flowchart showing an example of the procedure of the inspection method according to the embodiment of the present invention.
  • the inspection method of the present embodiment includes the processing of STEP1 to STEP4.
  • a threshold value TH1 used in the first determination is set.
  • This threshold TH 1 is set by the threshold setting unit 123. From the above formula (1), the threshold value TH 1 set in the first determination satisfies the following relationship with respect to the output level S 0 of the combined response signal when all of the n DUTs 10 pass. preferable.
  • the margin TH 1 [S 0 ⁇ n / n + S 0 ⁇ (n ⁇ 1) / n] ⁇ 1/2 More preferably.
  • the clock signal and the data signal are generated by the pattern generator 31 based on the command of the signal control unit 121, and the same test signal is input to all of the n DUTs 10 at the same time.
  • the combined value (synthesized response signal) of the response signal output from each DUT 10 in response to the test signal is compared with the threshold value TH 1 by the comparator 32. In this case, all the relay switch parts 53 are maintained in a connection state (ON).
  • the determination unit 122 obtains comparison information between the threshold value TH 1 and the composite response signal from the comparator 32, and one or more of the n DUTs 10 fail based on the comparison information. It is determined whether there is, that is, whether all the DUTs 10 pass.
  • the process returns to STEP 1 again. That is, again in STEP 1, the threshold value setting unit 123 sets the threshold value TH 2 used in the second determination as a new threshold value. From the above equation (1), the threshold TH 2 set in the second determination satisfies the following relationship with respect to the output level S 0 of the combined response signal when all of the n DUTs 10 pass. preferable.
  • a new threshold value for example, threshold value TH 2 used in the second determination
  • the processing of STEP2 to STEP4 is executed, and the second determination is performed.
  • the processing of STEP 1 to STEP 4 is repeatedly executed in a loop until it is determined in STEP 4 that “one or more of the n DUTs 10 are not rejected” (NO).
  • NO the number of repetitions is set in advance, and when the upper limit is reached, a stop signal may be sent from the determination unit 122 to the signal control unit 121 and the threshold setting unit 123.
  • the output levels S 0 , S 1 , S 2 ,... S N (where N Is a positive integer greater than or equal to 1), and by changing the threshold value TH, it is possible to determine the number of DUTs 10 that have output a FAIL signal among the n DUTs 10. That is, in the first determination, the threshold TH 1 is set to the output level S 0 of the combined response signal when all of the n DUTs 10 output the PASS signal (that is, the zero DUTs 10 output the FAIL signal). , One of the n DUTs 10 is set between the output level S 1 of the composite response signal when the FAIL signal is output (preferably in the vicinity of the intermediate value between the output level S 0 and the output level S 1 ). .
  • the threshold value TH 2 is set such that the output level S 1 of the composite response signal when one of the n DUTs 10 outputs a FAIL signal, and two of the n DUTs 10 are It is set between the output level S 2 of the composite response signal when outputting the FAIL signal (preferably near the intermediate value between the output level S 1 and the output level S 2 ).
  • the threshold value TH N is determined based on the output level S (N ⁇ 1) of the combined response signal when N ⁇ 1 of the n DUTs 10 output the FAIL signal, and the n DUTs 10.
  • the control unit 4 is provided with a counter unit (not shown) connected to the threshold value setting unit 123, and each time the threshold value TH is set by the threshold value setting unit 123, one count is counted. It is also possible to increment. In this case, the count value (1, 2, 3,... N) counted by the counter unit is equal to the number of times the steps 1 to 4 are executed.
  • the count value (1, 2, 3,... N) when it is finally determined in STEP 4 that “one or more of the n DUTs 10 are not rejected” (NO) is FAIL. Since the value is obtained by adding 1 to the number of DUTs 10 that output signals, the number of DUTs 10 that output FAIL signals can be quickly grasped.
  • a step of correcting the threshold TH set by the threshold setting unit 123 based on these values may be provided.
  • ⁇ Modification> In the inspection method of the present embodiment, as described above, the DUT 10 that has output the FAIL signal cannot be specified. Therefore, in addition to STEP 1 to STEP 4, a step of comparing the output level SD of the individual response signal from each DUT 10 with the threshold value TH may be provided. That is, when it is determined in STEP 4 that “one or more of the n DUTs 10 have failed” (YES), the process does not return to STEP 1 and the output level S D of the individual response signal from each DUT 10 is set as a threshold value. You may change so that it may compare with TH.
  • the inspection method of the present embodiment since the comparison with the threshold value TH is performed using the synthesized response signal obtained by synthesizing the output signals from the plurality of DUTs 10, a failure (FAIL) is included in the plurality of DUTs 10. It is possible to quickly determine whether or not the DUT 10 that becomes) is included. Further, by repeatedly executing the steps STEP1 to STEP4 while changing the threshold value TH, it is possible to automatically determine the number of DUTs 10 that have output the FAIL signal among the n number of DUTs 10. Therefore, by using the inspection method of the present embodiment, efficient inspection can be performed in a short time in inspection of various semiconductor devices.
  • FAIL failure
  • the inspection method of this embodiment can be used for inspection of various semiconductor devices.
  • it can be preferably used for a write test of a nonvolatile semiconductor memory element such as a NAND flash memory.
  • the number of DUTs 10 that have output a FAIL signal can be determined automatically and quickly, but the DUT 10 that has output a FAIL signal cannot be identified.
  • the pass / fail judgment for each DUT 10 and the identification of the defective DUT 10 can be confirmed by the read test.
  • the embodiments of the present invention have been described in detail for the purpose of illustration, but the present invention is not limited to the above-described embodiments, and various modifications are possible.
  • the inspection method of the present invention can be preferably used regardless of the type of device as long as the devices that output the READY signal / BUSY signal are inspected collectively.

Abstract

　信号入出力回路３３は、入力ライン４１と、共通出力ライン５１と、複数の個別出力ライン５２と、リレースイッチ部５３と、抵抗素子５４とを備えている。コンパレータ３２には、複数のＤＵＴ１０からの応答信号を合成して伝送する共通出力ライン５１が接続されている。コンパレータ３２は、パターンジェネレータ３１から送られた試験信号に応答して、複数のＤＵＴ１０からそれぞれ出力された応答信号を一つに合成した合成応答信号を、閾値と比較する。

Description

デバイスの検査方法、プローブカード、インターポーザ及び検査装置
　本発明は、デバイスの電気的特性を検査するデバイスの検査方法、それに用いるプローブカード、インターポーザ及び検査装置に関する。
　半導体ウェハ（以下、「ウエハ」と記すことがある）に形成された集積回路、半導体メモリなどのデバイスの電気的特性の検査は、プローブカードを有する検査装置を用いて行われる。プローブカードは、ウエハ上のデバイスの電極パッドに接触させらせる複数のプローブ（接触子）を備えている。そして、各プローブをウエハ上の各電極パッドに接触させた状態で、テスタから各プローブに電気信号を送ることにより、ウエハ上の電子回路の検査が行われる。
　近年、電子回路パターンの微細化が進行するとともに、ウエハが大型化しているため、一枚のウエハ上に形成されるデバイスの数が飛躍的に増加している。そのため、一つのテスタを複数の検査対象デバイス（以下、「ＤＵＴ」と記すことがある）に接続して順次検査する方法では、すべてのＤＵＴについて検査を完了するまでに長時間かかってしまう、という問題があった。
　日本国特開平４－１５８２７５号公報（特許文献１）では、テスタに並列に接続された２個以上のＤＵＴに対して一度にリーク電流の測定を行い、規格値Ａに対して、同時に測定したＤＵＴのリーク電流の和Ｂが小さい場合（Ａ＞Ｂ）は、全てのＤＵＴを合格と判定し、Ａ＜Ｂの場合は、少なくとも一つのＤＵＴを不合格と判定して、引き続きＤＵＴ毎にリーク電流の測定を個別に行う検査方法が提案されている。特許文献１の検査方法では、リーク電流の和Ｂを指標としているが、リーク電流値はＤＵＴよって異なる値になるため、同時測定の結果がＡ＜Ｂである場合に、不良のＤＵＴの個数を推定することはできない。
　本発明は、複数のデバイスの電気的特性を検査する場合に、短時間で効率良く検査できる検査方法を提供するものである。
　本発明のデバイスの検査方法は、基板上に形成された複数のデバイスの電気的特性を検査するデバイスの検査方法である。デバイスの検査方法は、テスタに並列に接続された複数のデバイスに対して、前記テスタから同時に試験信号を入力する第１のステップと、入力された前記試験信号に基づく前記複数のデバイスからの応答信号の合成値に基づき、前記複数のデバイスの１つ以上が不合格であるか否かの判定を行う第２のステップと、を含むことを特徴とする。
　本発明のデバイスの検査方法は、前記第２のステップが、前記合成値を予め設定された閾値と比較し、前記閾値を充足しない場合は、前記複数のデバイスの１つ以上が不合格である、と判定するものであってもよい。この場合、前記第２のステップで前記閾値を充足しない場合に、前記閾値とは異なる新たな閾値を設定するステップをさらに備えていてもよく、前記新たな閾値を使用して、再度、前記第１のステップ及び前記第２のステップを行ってもよい。
　本発明のデバイスの検査方法は、前記新たな閾値を設定するステップと、前記第１のステップと、前記第２のステップとを、前記新たな閾値を充足するまで繰り返し実行することによって、不合格である前記デバイスの数を検出してもよい。
　本発明のデバイスの検査方法は、前記閾値が、多段階に設定されていてもよく、Ｎ回目（ただし、Ｎは１以上の正の整数を意味する）の判定で設定される閾値をＴＨＮ、Ｎ＋１回目の判定で設定される閾値をＴＨＮ＋１とすると、ＴＨＮ＞ＴＨＮ＋１の関係を有していてもよい。ここで、本発明のデバイスの検査方法は、前記複数のデバイスがｎ個（ただし、ｎは２以上の正の整数を意味する）のデバイスからなり、前記ｎ個のデバイスの全てが合格である場合の前記応答信号の合成値がＳ０である場合に、前記閾値ＴＨＮは、次の式（１）の関係を満たすものであってもよい。
Figure JPOXMLDOC01-appb-M000002
　本発明のデバイスの検査方法は、前記デバイスが、不揮発性半導体メモリであってもよく、前記第１のステップ及び前記第２のステップが、前記不揮発性半導体メモリの書き込み試験として実行されるものであってもよい。
　本発明のプローブカードは、基板上に形成された複数のデバイスの電気的特性を検査するテスタと、前記基板との間に配置されるものである。本発明のプローブカードは、複数の前記デバイスの電極パッドにそれぞれ接触させらせる複数のプローブと、前記複数のプローブを支持する支持基板と、を備えている。そして、本発明のプローブカードにおいて、前記支持基板は、前記プローブに接続され、前記テスタからの試験信号を複数の前記デバイスに伝送する入力ラインと、前記プローブに接続され、前記試験信号に基づく前記デバイスからの応答信号を伝送する複数の個別出力ラインと、複数の前記個別出力ラインを統合し、複数の前記デバイスからの前記応答信号を合成して前記テスタへ向けて伝送する共通出力ラインと、を有し、前記個別出力ラインに、前記デバイスの内部抵抗よりも大きな抵抗を有する抵抗部を備えていることを特徴とする。
　本発明のプローブカードは、前記個別出力ラインに、さらに、前記抵抗部と直列に接続されたリレースイッチ部を有していてもよい。
　本発明のインターポーザは、基板上に形成された複数のデバイスの電気的特性を検査するテスタと、前記基板との間に配置されるものである。そして、本発明のインターポーザは、前記テスタからの試験信号を、複数の前記デバイスに向けて伝送する入力ラインと、前記試験信号に基づく前記デバイスからの応答信号を伝送する複数の個別出力ラインと、複数の前記個別出力ラインを統合し、複数の前記デバイスからの前記応答信号を合成して前記テスタへ向けて伝送する共通出力ラインと、を有し、前記個別出力ラインに、前記デバイスの内部抵抗よりも大きな抵抗を有する抵抗部を備えていることを特徴とする。
　本発明のインターポーザは、前記個別出力ラインに、さらに、前記抵抗部と直列に接続されたリレースイッチ部を有していてもよい。
　本発明の検査装置は、基板上に形成された複数のデバイスの電気的特性を検査するものである。本発明の検査装置は、前記デバイスを検査するための試験信号を生成するパターンジェネレータと、前記試験信号に基づく複数の前記デバイスからの応答信号を合成した合成応答信号を閾値と比較するコンパレータと、前記パターンジェネレータ及びコンパレータと前記デバイスとの間に介在する信号入出力回路と、を備えている。そして、本発明の検査装置において、前記信号入出力回路は、前記試験信号を、複数の前記デバイスに向けて伝送する入力ラインと、前記試験信号に基づく前記デバイスからの応答信号を伝送する複数の個別出力ラインと、複数の前記個別出力ラインを統合し、複数の前記デバイスからの前記応答信号を合成して前記コンパレータへ向けて伝送する共通出力ラインと、を有し、前記個別出力ラインに、前記デバイスの内部抵抗よりも大きな抵抗を有する抵抗部を備えていることを特徴とする。
　本発明の検査装置は、前記個別出力ラインに、さらに、前記抵抗部と直列に接続されたリレースイッチ部を有していてもよい。また、本発明の検査装置は、前記パターンジェネレータによる前記試験信号の生成を制御する信号制御部と、前記コンパレータによる、前記閾値と前記合成応答信号との比較情報に基づき、複数の前記デバイスのうち、１つ以上が不合格であるか否かを判定する判定部と、前記判定部によって、前記複数のデバイスのうち、１つ以上が不合格である、と判定された場合に、前記閾値とは異なる新たな閾値を設定する閾値設定部と、を有する制御部を、さらに備えていてもよい。
本発明の実施の形態に係る検査装置の概略構成を示す断面図である。 本発明の実施の形態における信号入出力回路の一例を示す概略構成図である。 図１に示した制御部のハードウェア構成の一例を示す図面である。 図１に示した制御部の機能ブロック図である。 従来の検査方法における試験信号及び応答信号と閾値の説明図である。 本実施の形態の検査方法で得られる合成応答信号の大きさを説明する図面である。 本実施の形態の検査方法における合成応答信号に対する閾値の設定例について説明する図面である。 本発明の一実施の形態に係る検査方法の手順の一例を示すフローチャートである。
［検査装置］
　図１は、本発明の一実施の形態に係る検査装置の概略構成を示す断面図である。図１において、検査装置１００は、ローダー室１と、複数の検査対象デバイス（ＤＵＴ）１０（図１では図示せず）が形成されたウエハＷを収容する検査室２と、ウエハＷ上のＤＵＴ１０の電気的特性検査を行うテスタ３と、これら検査装置１００の各構成部を制御する制御部４を備えている。
＜ローダー室＞
　ローダー室１は、ウエハＷを搬送する搬送領域を形成する。
＜検査室＞
　検査室２は、ウエハＷを載置する載置台１１と、載置台１１の上方に配置されたホルダ１２と、を有している。載置台１１は、ウエハＷを載置した状態で、ウエハＷをＸ、Ｙ、Ｚ及びθ方向に移動させることが可能に構成されている。ホルダ１２は、プローブカード１３を支持する。プローブカード１３は、支持基板１３ａと複数のプローブ（接触子）１３ｂとを有している。プローブカード１３は、多数の接続端子を有する接続リング２１及びインターポーザ（又はパフォーマンスボード）２２、テストヘッド（図示省略）を介してテスタ３と電気的に接続されている。
　また、検査室２は、ホルダ１２に支持されたプローブカード１３の複数のプローブ１３ｂと、載置台１１上のウエハＷに形成された複数のＤＵＴ１０の電極パッド（図示せず）との位置合わせを行うためのアライメント機構１４をさらに備えている。
＜テスタ＞
　テスタ３は、各ＤＵＴ１０に電気信号を送るとともに、ＤＵＴ１０からの応答信号を受信してウエハＷ上のＤＵＴ１０の電気的特性検査を行う。テスタ３は、パターンジェネレータ３１とコンパレータ３２を備えている。
　図２は、パターンジェネレータ３１及びコンパレータ３２と、複数のＤＵＴ１０とを電気的に接続する信号入出力回路３３の一例を示す概略構成図である。
　パターンジェネレータ３１は、ＤＵＴ１０を検査するための試験信号を生成する。パターンジェネレータ３１と複数のＤＵＴ１０との間は、途中で複数に分岐した配線である入力ライン４１によって接続されている。
　コンパレータ３２は、パターンジェネレータ３１から送られた試験信号に応答して、複数のＤＵＴ１０からそれぞれ出力された応答信号、又は、複数のＤＵＴ１０からの応答信号を一つに合成した信号（以下、「合成応答信号」と記すことがある）を、閾値と比較する。コンパレータ３２には、複数のＤＵＴ１０からの応答信号を合成して伝送する配線である共通出力ライン５１が接続されている。コンパレータ３２と複数のＤＵＴ１０との間は、共通出力ライン５１及び各ＤＵＴ１０からの配線である個別出力ライン５２によって接続されている。
＜信号入出力回路＞
　図２に示すように、信号入出力回路３３は、入力ライン４１と、共通出力ライン５１と、複数の個別出力ライン５２と、リレースイッチ部５３と、抵抗素子５４とを備えている。本実施の形態において、信号入出力回路３３は、テスタ３、プローブカード１３の支持基板１３ａ、又は、インターポーザ（又はパフォーマンスボード）２２のいずれかに実装されていればよい。
　入力ライン４１は、途中で、一度に検査を行うＤＵＴ１０の数に応じて分岐しており、パターンジェネレータ３１と複数のＤＵＴ１０とを並列に接続している。パターンジェネレータ３１で生成した試験信号は、入力ライン４１を介して複数のＤＵＴ１０に向けて伝送される。なお、入力ライン４１には、パターンジェネレータ３１と複数のＤＵＴ１０との接続／非接続を切り替えるためのリレースイッチ部などが設けられていてもよい。また、入力ライン４１は、各ＤＵＴ１０へ試験信号を同時に送信できる限り、図２に示した構成に限らない。
　共通出力ライン５１は、パターンジェネレータ３１から入力された試験信号に基づき、各ＤＵＴ１０から出力される応答信号を伝送する複数の個別出力ライン５２が統合されてなるものである。各ＤＵＴ１０から出力された応答信号は、個別出力ライン５２及び共通出力ライン５１を介してコンパレータ３２へ伝送される。
　各個別出力ライン５２には、リレースイッチ部５３と、抵抗素子５４が直列に設けられている。なお、リレースイッチ部５３と抵抗素子５４との配列順序は問わない。
　リレースイッチ部５３は、コンパレータ３２と複数のＤＵＴ１０との接続／非接続を切り替える場合に用いることができる。各ＤＵＴ１０からの応答信号を一つに合成する場合には、すべてのリレースイッチ部５３を接続状態（ＯＮ）にすればよい。各ＤＵＴ１０からの応答信号を個別にコンパレータ３２に送る場合には、一つの個別出力ライン５２のリレースイッチ部５３のみを接続状態（ＯＮ）にして、他の個別出力ライン５２のリレースイッチ部５３は非接続状態（ＯＦＦ）にすればよい。なお、各ＤＵＴ１０からの応答信号を個別にコンパレータ３２に送る必要がない場合、リレースイッチ部５３は設けなくてもよい。
　抵抗素子５４は、応答信号を選別する作用を有するとともに、各個別出力ライン５２に接続された共通出力ライン５１におけるインピーダンスを調節するために、各ＤＵＴ１０の内部抵抗（出力インピーダンス）よりも大きな抵抗を有している。
＜制御部＞
　検査装置１００の各構成部は、それぞれ制御部４に接続されて、制御部４によって制御される。制御部４は、典型的にはコンピュータである。図３は、図１に示した制御部４のハードウェア構成の一例を示している。制御部４は、主制御部１０１と、キーボード、マウス等の入力装置１０２と、プリンタ等の出力装置１０３と、表示装置１０４と、記憶装置１０５と、外部インターフェース１０６と、これらを互いに接続するバス１０７とを備えている。主制御部１０１は、ＣＰＵ（中央処理装置）１１１、ＲＡＭ（ランダムアクセスメモリ）１１２およびＲＯＭ（リードオンリメモリ）１１３を有している。記憶装置１０５は、情報を記憶できるものであれば、その形態は問わないが、例えばハードディスク装置または光ディスク装置である。また、記憶装置１０５は、コンピュータ読み取り可能な記録媒体１１５に対して情報を記録し、また記録媒体１１５より情報を読み取るようになっている。記録媒体１１５は、情報を記憶できるものであれば、その形態は問わないが、例えばハードディスク、光ディスク、フラッシュメモリなどである。記録媒体１１５は、本実施の形態に係る検査方法のレシピを記録した記録媒体であってもよい。
　制御部４では、ＣＰＵ１１１が、ＲＡＭ１１２を作業領域として用いて、ＲＯＭ１１３または記憶装置１０５に格納されたプログラムを実行することにより、本実施の形態の検査装置１００においてウエハＷ上に形成されたＤＵＴ１０に対する検査を実行できるようになっている。具体的には、制御部４は、検査装置１００において、各構成部（例えば、載置台１１、アライメント機構１４、パターンジェネレータ３１、コンパレータ３２、リレースイッチ部５３等）を制御する。
　図４は、制御部４の機能ブロック図であり、テスタ３におけるパターンジェネレータ３１と、コンパレータ３２との関係も示している。図４に示すように、制御部４は、信号制御部１２１と、判定部１２２と、閾値設定部１２３とを備えている。これらは、ＣＰＵ１１１が、ＲＡＭ１１２を作業領域として用いて、ＲＯＭ１１３または記憶装置１０５に格納されたソフトウエア（プログラム）を実行することによって実現される。なお、例えばＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）などを利用して、信号制御部１２１、判定部１２２及び閾値設定部１２３と同様の機能をプローブカード１３、又は、インターポーザ（又はパフォーマンスボード）２２に持たせてもよい。また、制御部４は、他の機能（例えばリレースイッチ部５３の接続／非接続を切り替える制御機能など）も有しているが、詳細な説明は省略する。
　信号制御部１２１は、パターンジェネレータ３１による試験信号の生成を制御する。具体的には、信号制御部１２１は、パターンジェネレータ３１に対して制御信号を送り、パターンジェネレータ３１で生成するクロック信号及びデータ信号の種類、生成／停止などを指示する。
　判定部１２２は、コンパレータ３２から、閾値と合成応答信号との比較情報を取得し、該比較情報に基づき、複数のＤＵＴ１０のうち、１つ以上が不合格であるか否か、つまり、全てのＤＵＴ１０が合格であるか否か、を判定する。なお、この判定作業は、判定部１２２で行わず、コンパレータ３２で行ってもよい。また、判定部１２２は、後述する手順に基づき、複数のＤＵＴ１０の中で、ＦＡＩＬ信号を出力したＤＵＴ１０の個数を判定することができる。
　閾値設定部１２３は、コンパレータ３２において、コンパレートを行うための閾値を設定する。閾値設定部１２３は、多段階に複数の閾値を設定することが可能であり、閾値は、動的に変更され得る。例えば、判定部１２２（又はコンパレータ３２）によって、第１の閾値と合成応答信号との比較情報から、複数のＤＵＴ１０の中の１つ以上が不合格である、と判定された場合、閾値設定部１２３は、第１の閾値とは異なる新たな閾値として、第２の閾値を設定することができる。
　ここで、閾値設定部１２３における閾値の設定方法について、図５及び図６を参照して説明する。図５は、従来の検査方法における試験信号及び応答信号と閾値の説明図である。パターンジェネレータ３１は、クロック信号（ＣＬＫ）及びデータ信号（ＤＡＴＡ）を生成し、これらが試験信号として、各ＤＵＴ１０へ入力される。その結果、各ＤＵＴ１０からは、応答信号が出力され、この応答信号のレベルに基づき、コンパレータ３２で各ＤＵＴ１０の合否（ＰＡＳＳ／ＦＡＩＬ）が判断される。例えば、コンパレータ３２で比較を行う際の閾値ＴＨが３Ｖであるとすると、応答信号が３Ｖ以上であれば合格（ＰＡＳＳ）、３Ｖ未満であれば不合格（ＦＡＩＬ）と判断される。このように、各ＤＵＴ１０からの個別応答信号には、閾値ＴＨを充足するＰＡＳＳ信号と、閾値ＴＨを充足しないＦＡＩＬ信号とが含まれる場合がある。従って、合成応答信号は、ＰＡＳＳ信号だけから合成される場合と、ＦＡＩＬ信号だけから合成される場合と、ＰＡＳＳ信号及びＦＡＩＬ信号から合成される場合があり得る。
　図６（Ａ）、（Ｂ）、（Ｃ）は、本実施の形態の検査方法で得られる合成応答信号の大きさ（例えば電圧値）を示している。図７は、本実施の形態の検査方法における合成応答信号に対する閾値の設定例について説明する図面である。図６及び図７では、ＤＵＴ１０が３つの場合を例に挙げている。各ＤＵＴ１０に対して、パターンジェネレータ３１からの入力される信号レベル及び信号パターンは、同じ内容である。それに対して、各ＤＵＴ１０からの個別応答信号は、上記のとおり、合格（ＰＡＳＳ）と不合格（ＦＡＩＬ）が含まれる可能性があり、すべてＰＡＳＳの場合と、ＰＡＳＳとＦＡＩＬが混在している場合では、１つに合成された合成応答信号が異なる値となる。
　例えば、ＤＵＴ１０の個別応答信号の出力レベルがＨｉ（ＰＡＳＳ）：３［Ｖ］及びＬｏｗ（ＦＡＩＬ）：０［Ｖ］の２値である場合、３個のＤＵＴ１０の個別応答信号の出力レベルＳＤがすべてＨｉであれば、図６（Ａ）に示すように、合成応答信号の出力レベルＳ０は、Ｓ０＝３［Ｖ］となる。
　また、３個のＤＵＴ１０の中の２個のＤＵＴ１０の個別応答信号の出力レベルＳＤがＨｉであり、１個のＤＵＴ１０の個別応答信号の出力レベルＳＤがＬｏｗである場合、図６（Ｂ）に示すように、合成応答信号の出力レベルＳ１は２［Ｖ］［＝３［Ｖ］×（３－１）／３］となる。
　さらに、３個のＤＵＴ１０の中の１個のＤＵＴ１０の個別応答信号の出力レベルＳＤがＨｉであり、２個のＤＵＴ１０の個別応答信号の出力レベルＳＤがＬｏｗである場合、図６（Ｃ）に示すように、合成応答信号の出力レベルＳ２は１［Ｖ］［＝３［Ｖ］×（３－２）／３］となる。なお、ＤＵＴ１０の出力インピーダンスは、Ｈｉ：３［Ｖ］及びＬｏｗ：０［Ｖ］で同じであるものとする。
　つまり、ｎ個のＤＵＴ１０のすべてが、同じ出力レベルＳＤ［Ｖ］のＰＡＳＳ信号を出力した場合、合成応答信号の出力レベルＳ０は、Ｓ０［Ｖ］＝ＳＤ［Ｖ］×ｎ／ｎとなる。また、ｎ個のＤＵＴ１０の中の１つのＤＵＴ１０がＦＡＩＬ信号を出力し、他のＤＵＴ１０がＰＡＳＳ信号を出力した場合、合成応答信号の出力レベルＳ１は、Ｓ１［Ｖ］＝ＳＤ［Ｖ］×（ｎ－１）／ｎとなる。ｎ個のＤＵＴ１０の中の２つのＤＵＴ１０がＦＡＩＬ信号を出力し、他のＤＵＴ１０がＰＡＳＳ信号を出力した場合、合成応答信号の出力レベルＳ２は、Ｓ２［Ｖ］＝ＳＤ［Ｖ］×（ｎ－２）／ｎとなる。
　本実施の形態の検査方法では、合成応答信号の出力レベルを、コンパレータ３２によって、順次、閾値ＴＨ１、ＴＨ２、ＴＨ３・・・と比較することが好ましい。判定部１２２は、合成応答信号の出力レベルが閾値ＴＨを充足する場合は「全てのＤＵＴ１０が合格である」と判定し、閾値ＴＨを充足しない場合は、「一つ以上のＤＵＴ１０が不合格である」と判定する。
　図７に示すように、１回目の判定では、使用する閾値ＴＨ１を、３つのＤＵＴ１０の全てが合格（ＰＡＳＳ）である場合の合成応答信号の出力レベルＳ０と、１つのＤＵＴ１０が不合格（ＦＡＩＬ）である場合の合成応答信号の出力レベルＳ１との間に設定しておけばよい。これによって、合成応答信号の出力レベルが閾値ＴＨ１以上であれば、全てのＤＵＴ１０が合格（ＰＡＳＳ）であり、閾値ＴＨ１未満であれば、１つ以上のＤＵＴ１０が不合格（ＦＡＩＬ）であると判断できる。
　また、２回目の判定では、使用する閾値ＴＨ２を、１つのＤＵＴ１０が不合格（ＦＡＩＬ）である場合の合成応答信号の出力レベルＳ１と、２つのＤＵＴ１０が不合格（ＦＡＩＬ）である場合の合成応答信号の出力レベルＳ２との間に設定しておけばよい。これによって、１回目の判定結果と合わせて、合成応答信号の出力レベルが閾値ＴＨ２以上であれば、２つのＤＵＴ１０が合格（ＰＡＳＳ）であり、１つのＤＵＴ１０が不合格（ＦＡＩＬ）であると判断できる。また、合成応答信号の出力レベルが閾値ＴＨ２未満であれば、２つ以上のＤＵＴ１０が不合格（ＦＡＩＬ）であると判断できる。
　さらに、３回目の判定では、使用する閾値ＴＨ３を、２つのＤＵＴ１０が不合格（ＦＡＩＬ）である場合の合成応答信号の出力レベルＳ２未満に設定しておけばよい。これによって、１回目及び２回目の判定結果と合わせて、合成応答信号の出力レベルが閾値ＴＨ３以上であれば、１つのＤＵＴ１０が合格（ＰＡＳＳ）であり、２つのＤＵＴ１０が不合格（ＦＡＩＬ）であると判断できる。また、合成応答信号の出力レベルが閾値ＴＨ３未満であれば、３つのＤＵＴ１０が不合格（ＦＡＩＬ）であると判断できる。
　１段階ずつ閾値レベルを下げて判定を行う場合、ｎ個（ただし、ｎは２以上の正の整数を意味する）のＤＵＴ１０に対して、Ｎ回目（ただし、Ｎは１以上の正の整数を意味する）の判定のために設定される閾値をＴＨＮ、Ｎ＋１回目の判定で設定される閾値をＴＨＮ＋１とすると、ＴＨＮ＞ＴＨＮ＋１の関係を有する。また、ｎ個のＤＵＴ１０の全てが合格である場合の合成応答信号の出力レベルＳ０に対し、Ｎ回目の判定のために設定される閾値ＴＨＮは、次の式（１）によって表される関係を満たすことが好ましい。
Figure JPOXMLDOC01-appb-M000003
　また、閾値ＴＨＮは、マージンを考慮して判定の信頼性を高めるため、Ｓ０×［ｎ－（Ｎ－１）］／ｎとＳ０×（ｎ－Ｎ）／ｎとの中間値付近に設定することがより好ましい。つまり、ＦＡＩＬ信号を出力するＤＵＴ１０の個数がゼロから１つずつ増加する場合の合成応答信号Ｓ０、Ｓ１、Ｓ２、・・・Ｓｎとしたとき、Ｓ０とＳ１との中間値付近、Ｓ１とＳ２との中間値付近、・・・Ｓｎ－１とＳｎとの中間値付近に、閾値ＴＨＮを設定することが好ましい。この場合、閾値ＴＨＮは、例えば次の式（２）により表される値とすることが好ましい。
Figure JPOXMLDOC01-appb-M000004
［検査方法］
　次に、図８を参照しながら、検査装置１００を用いて行われる本発明の一実施の形態に係る検査方法の具体的手順について説明する。図８は、本発明の一実施の形態に係る検査方法の手順の一例を示すフローチャートである。本実施の形態の検査方法は、ＳＴＥＰ１～ＳＴＥＰ４の処理を含む。
　ＳＴＥＰ１では、１回目の判定で用いる閾値ＴＨ１を設定する。この閾値ＴＨ１は、閾値設定部１２３によって設定される。上記式（１）より、ｎ個のＤＵＴ１０の全てが合格である場合の合成応答信号の出力レベルＳ０に対し、１回目の判定で設定される閾値ＴＨ１は、次の関係を満たすことが好ましい。
　Ｓ０×ｎ／ｎ　≧　ＴＨ１　＞　Ｓ０×（ｎ－１）／ｎ　
　また、マージンを考慮して、
ＴＨ１＝［Ｓ０×ｎ／ｎ＋Ｓ０×（ｎ－１）／ｎ］×１／２
とすることがより好ましい。
　ＳＴＥＰ２では、信号制御部１２１の指令に基づき、パターンジェネレータ３１でクロック信号及びデータ信号を生成し、ｎ個のＤＵＴ１０の全てに対して、同時に、同じ試験信号を入力する。
　ＳＴＥＰ３では、試験信号に応答して各ＤＵＴ１０から出力された応答信号の合成値（合成応答信号）を、コンパレータ３２によって閾値ＴＨ１と比較する。この場合、リレースイッチ部５３は全て接続状態（ＯＮ）に維持される。
　次に、ＳＴＥＰ４で、判定部１２２は、コンパレータ３２から、閾値ＴＨ１と合成応答信号との比較情報を取得し、該比較情報に基づき、ｎ個のＤＵＴ１０のうち、１つ以上が不合格であるか否か、つまり、全てのＤＵＴ１０が合格であるか否か、を判定する。
　ＳＴＥＰ４で「ｎ個のＤＵＴ１０のうち、１つ以上が不合格である」（ＹＥＳ）と判定された場合は、再びＳＴＥＰ１に戻る。すなわち、再び、ＳＴＥＰ１で閾値設定部１２３によって、新しい閾値として、２回目の判定で用いる閾値ＴＨ２が設定される。上記式（１）より、ｎ個のＤＵＴ１０の全てが合格である場合の合成応答信号の出力レベルＳ０に対し、２回目の判定で設定される閾値ＴＨ２は、次の関係を満たすことが好ましい。
　Ｓ０×（ｎ－１）／ｎ　≧　ＴＨ２　＞　Ｓ０×（ｎ－２）／ｎ
　また、マージンを考慮して、
　ＴＨ２＝｛［Ｓ０×（ｎ－１）／ｎ］＋［Ｓ０×（ｎ－２）／ｎ］｝×１／２
とすることがより好ましい。
　ＳＴＥＰ１で新しい閾値（例えば、２回目の判定で用いる閾値ＴＨ２）が設定されると、ＳＴＥＰ２～ＳＴＥＰ４の処理が実行され、２回目の判定が行われる。このようにして、ＳＴＥＰ１～ＳＴＥＰ４の処理が、ＳＴＥＰ４で「ｎ個のＤＵＴ１０のうち、１つ以上が不合格ではない」（ＮＯ）と判定されるまで、ループ状に繰り返し実行される。なお、予め繰り返し回数の上限を設定しておき、上限に達した場合は、判定部１２２から、信号制御部１２１及び閾値設定部１２３へ中止信号を送出するようにしてもよい。
　一方、ＳＴＥＰ４で「ｎ個のＤＵＴ１０のうち、１つ以上が不合格ではない」（ＮＯ）と判定された場合は、本実施の形態の検査方法による処理を終了する。
　本実施の形態では、ＦＡＩＬ信号を出力するＤＵＴ１０の個数がゼロの状態から１つずつ増加する場合の合成応答信号の出力レベルＳ０、Ｓ１、Ｓ２、・・・ＳＮ（ただし、Ｎは１以上の正の整数を意味する）に対応付けて閾値ＴＨを変更することによって、ｎ個のＤＵＴ１０の中で、ＦＡＩＬ信号を出力したＤＵＴ１０の個数を判定することができる。
　すなわち、１回目の判定では、閾値ＴＨ１を、ｎ個のＤＵＴ１０のすべてがＰＡＳＳ信号を出力する（つまり、ゼロ個のＤＵＴ１０がＦＡＩＬ信号を出力する）場合の合成応答信号の出力レベルＳ０と、ｎ個のＤＵＴ１０の中の１個がＦＡＩＬ信号を出力する場合の合成応答信号の出力レベルＳ１との間（好ましくは出力レベルＳ０と出力レベルＳ１との中間値付近）に設定する。
　また、２回目の判定では、閾値ＴＨ２を、ｎ個のＤＵＴ１０の中の１個がＦＡＩＬ信号を出力する場合の合成応答信号の出力レベルＳ１と、ｎ個のＤＵＴ１０の中の２個がＦＡＩＬ信号を出力する場合の合成応答信号の出力レベルＳ２との間（好ましくは出力レベルＳ１と出力レベルＳ２との中間値付近）に設定する。
　さらに、Ｎ回目の判定では、閾値ＴＨＮを、ｎ個のＤＵＴ１０の中のＮ－１個がＦＡＩＬ信号を出力する場合の合成応答信号の出力レベルＳ（Ｎ－１）と、ｎ個のＤＵＴ１０の中のＮ個がＦＡＩＬ信号を出力する場合の合成応答信号の出力レベルＳＮとの間（好ましくは出力レベルＳ（Ｎ－１）と出力レベルＳＮとの中間値付近）に設定する。このように、閾値ＴＨを変更しながら、上記ＳＴＥＰ１～ＳＴＥＰ４の手順を繰り返し実行することにより、ｎ個のＤＵＴ１０の中で、ＦＡＩＬ信号を出力したＤＵＴ１０の個数を自動的に判定することができる。
　上記ＳＴＥＰ１～ＳＴＥＰ４の手順を繰り返し実行する場合、例えば、制御部４において、閾値設定部１２３に接続するカウンタ部（図示省略）を設け、閾値設定部１２３で閾値ＴＨを設定する毎に、１カウントをインクリメントしていくことも可能である。この場合、カウンタ部でカウントされるカウント値（１、２、３、・・・Ｎ）は、ＳＴＥＰ１～ＳＴＥＰ４の手順の実行回数に等しくなる。また、最終的にＳＴＥＰ４で「ｎ個のＤＵＴ１０のうち、１つ以上が不合格ではない」（ＮＯ）と判定されたときのカウント値（１、２、３、・・・Ｎ）は、ＦＡＩＬ信号を出力したＤＵＴ１０の個数に１を加算した値となるため、ＦＡＩＬ信号を出力したＤＵＴ１０の個数を速やかに把握できる。
　また、各ＤＵＴ１０からの個別応答信号の出力レベルＳＤに変動が生じる可能性がある場合、予め、任意の１ないし数個のＤＵＴ１０について、個別応答信号の出力レベルＳＤを測定しておき、それらの値に基づいて閾値設定部１２３で設定する閾値ＴＨを補正しておくステップを設けてもよい。
＜変形例＞
　本実施の形態の検査方法では、上記のとおり、ＦＡＩＬ信号を出力したＤＵＴ１０を特定することはできない。そのため、上記ＳＴＥＰ１～ＳＴＥＰ４に加え、各ＤＵＴ１０からの個別応答信号の出力レベルＳＤを閾値ＴＨと比較する工程を設けてもよい。すなわち、ＳＴＥＰ４で「ｎ個のＤＵＴ１０のうち、１つ以上が不合格である」（ＹＥＳ）と判定された場合に、ＳＴＥＰ１に戻らず、各ＤＵＴ１０からの個別応答信号の出力レベルＳＤを閾値ＴＨと比較するように変更してもよい。この場合、信号入出力回路３３の一つの個別出力ライン５２のリレースイッチ部５３のみを接続状態（ＯＮ）、他の個別出力ライン５２のリレースイッチ部５３を非接続状態（ＯＦＦ）にして個別応答信号をコンパレータ３２へ送ればよい。なお、リレースイッチ部５３を切り替える代わりに、複数のＤＵＴ１０の中から任意のＤＵＴ１０を選択して電気的に接続できるチップセレクト端子を利用してもよい。また、１回目の手順のＳＴＥＰ４で「ｎ個のＤＵＴ１０のうち、１つ以上が不合格である」（ＹＥＳ）と判定された場合は、直ちに個別応答信号の判定に移行してもよいし、上記ＳＴＥＰ１～ＳＴＥＰ４の処理を所定回数（例えば５～１０回）繰り返した後、それでもなおＳＴＥＰ４で「ｎ個のＤＵＴ１０のうち、１つ以上が不合格である」（ＹＥＳ）と判定される場合にのみ、個別応答信号の判定に移行するようにしてもよい。
　以上のように、本実施の形態の検査方法では、複数のＤＵＴ１０からの出力信号を合成した合成応答信号を用いて閾値ＴＨとの比較を行うため、複数のＤＵＴ１０の中に、不合格（ＦＡＩＬ）となるＤＵＴ１０が含まれているか否かを迅速に判定できる。また、閾値ＴＨを変更しながら、上記ＳＴＥＰ１～ＳＴＥＰ４の手順を繰り返し実行することにより、ｎ個のＤＵＴ１０の中で、ＦＡＩＬ信号を出力したＤＵＴ１０の個数を自動的に判定することができる。従って、本実施の形態の検査方法を利用することによって、各種半導体デバイスの検査において、短時間で効率の良い検査が可能になる。
　本実施の形態の検査方法は、各種半導体デバイスの検査に利用できる。特に、例えばＮＡＮＤ型フラッシュメモリなどの不揮発性半導体メモリ素子の書き込み試験に好ましく利用することができる。本実施の形態の検査方法では、上記のとおり、ＦＡＩＬ信号を出力したＤＵＴ１０の個数を自動的かつ迅速に判定できるが、ＦＡＩＬ信号を出力したＤＵＴ１０を特定することはできない。しかし、不揮発性半導体メモリ素子の場合、書き込み試験の後で、個別のＤＵＴ１０について読み出し試験を実施するため、個々のＤＵＴ１０についての合否判定と不良ＤＵＴ１０の特定は、読み出し試験によって確認できる。
　以上、本発明の実施の形態を例示の目的で詳細に説明したが、本発明は上記実施の形態に制約されることはなく、種々の変形が可能である。例えば、本発明の検査方法は、ＲＥＡＤＹ信号／ＢＵＳＹ信号を出力するデバイスを一括して検査する場合であれば、デバイスの種類にかかわらず好ましく利用できる。
　また、図８のフローチャートでは、ＳＴＥＰ２～ＳＴＥＰ４の処理を１回実行する毎に、ＳＴＥＰ１で新たな閾値を設定することとしているが、ＳＴＥＰ２～ＳＴＥＰ４の処理を所定回数繰り返しても、なおＳＴＥＰ４で「ｎ個のＤＵＴ１０のうち、１つ以上が不合格である」（ＹＥＳ）と判定される場合にＳＴＥＰ１に戻り、新たな閾値を設定するように変形してもよい。
　本国際出願は、２０１４年８月１日に出願された日本国特許出願２０１４－１５７７５３号に基づく優先権を主張するものであり、当該出願の全内容をここに援用する。
 

Claims (12)

  1. 　基板上に形成された複数のデバイスの電気的特性を検査するデバイスの検査方法であって、
    　テスタに並列に接続された複数のデバイスに対して、前記テスタから同時に試験信号を入力する第１のステップと、
    　入力された前記試験信号に基づく前記複数のデバイスからの応答信号の合成値に基づき、前記複数のデバイスの１つ以上が不合格であるか否かの判定を行う第２のステップと、
    を含むことを特徴とするデバイスの検査方法。
  2. 　前記第２のステップでは、前記合成値を予め設定された閾値と比較し、前記閾値を充足しない場合は、前記複数のデバイスの１つ以上が不合格である、と判定するとともに、
    　前記第２のステップで前記閾値を充足しない場合に、前記閾値とは異なる新たな閾値を設定するステップをさらに備え、
    　前記新たな閾値を使用して、再度、前記第１のステップ及び前記第２のステップを行う請求項１に記載のデバイスの検査方法。
  3. 　前記新たな閾値を設定するステップと、前記第１のステップと、前記第２のステップとを、前記新たな閾値を充足するまで繰り返し実行することによって、不合格である前記デバイスの数を検出する請求項２に記載のデバイスの検査方法。
  4. 　前記閾値が、多段階に設定されており、Ｎ回目（ただし、Ｎは１以上の正の整数を意味する）の判定で設定される閾値をＴＨＮ、Ｎ＋１回目の判定で設定される閾値をＴＨＮ＋１とすると、ＴＨＮ＞ＴＨＮ＋１の関係を有するとともに、
    　前記複数のデバイスがｎ個（ただし、ｎは２以上の正の整数を意味する）のデバイスからなり、前記ｎ個のデバイスの全てが合格である場合の前記応答信号の合成値がＳ０である場合に、前記閾値ＴＨＮは、次の式（１）の関係を満たすものである請求項３に記載のデバイスの検査方法。
    Figure JPOXMLDOC01-appb-M000001
  5. 　前記デバイスが、不揮発性半導体メモリであり、前記第１のステップ及び前記第２のステップが、前記不揮発性半導体メモリの書き込み試験として実行される請求項１に記載のデバイスの検査方法。
  6. 　基板上に形成された複数のデバイスの電気的特性を検査するテスタと、前記基板との間に配置されるプローブカードであって、
    　複数の前記デバイスの電極パッドにそれぞれ接触させらせる複数のプローブと、
    　前記複数のプローブを支持する支持基板と、
    を備え、
    　前記支持基板は、
    　前記プローブに接続され、前記テスタからの試験信号を複数の前記デバイスに伝送する入力ラインと、
    　前記プローブに接続され、前記試験信号に基づく前記デバイスからの応答信号を伝送する複数の個別出力ラインと、
    　複数の前記個別出力ラインを統合し、複数の前記デバイスからの前記応答信号を合成して前記テスタへ向けて伝送する共通出力ラインと、
    を有し、
    　前記個別出力ラインに、前記デバイスの内部抵抗よりも大きな抵抗を有する抵抗部を備えていることを特徴とするプローブカード。
  7. 　前記個別出力ラインに、さらに、前記抵抗部と直列に接続されたリレースイッチ部を有している請求項６に記載のプローブカード。
  8. 　基板上に形成された複数のデバイスの電気的特性を検査するテスタと、前記基板との間に配置されるインターポーザであって、
    　前記テスタからの試験信号を、複数の前記デバイスに向けて伝送する入力ラインと、
    　前記試験信号に基づく前記デバイスからの応答信号を伝送する複数の個別出力ラインと、
    　複数の前記個別出力ラインを統合し、複数の前記デバイスからの前記応答信号を合成して前記テスタへ向けて伝送する共通出力ラインと、
    を有し、
    　前記個別出力ラインに、前記デバイスの内部抵抗よりも大きな抵抗を有する抵抗部を備えていることを特徴とするインターポーザ。
  9. 　前記個別出力ラインに、さらに、前記抵抗部と直列に接続されたリレースイッチ部を有している請求項８に記載のインターポーザ。
  10. 　基板上に形成された複数のデバイスの電気的特性を検査する検査装置であって、
    　前記デバイスを検査するための試験信号を生成するパターンジェネレータと、
    　前記試験信号に基づく複数の前記デバイスからの応答信号を合成した合成応答信号を閾値と比較するコンパレータと、
    　前記パターンジェネレータ及びコンパレータと、前記デバイスとの間に介在する信号入出力回路と、
    を備え、
    　前記信号入出力回路は、
    　前記試験信号を、複数の前記デバイスに向けて伝送する入力ラインと、
    　前記試験信号に基づく前記デバイスからの応答信号を伝送する複数の個別出力ラインと、
    　複数の前記個別出力ラインを統合し、複数の前記デバイスからの前記応答信号を合成して前記コンパレータへ向けて伝送する共通出力ラインと、
    を有し、前記個別出力ラインに、前記デバイスの内部抵抗よりも大きな抵抗を有する抵抗部を備えていることを特徴とする検査装置。
  11. 　前記個別出力ラインに、さらに、前記抵抗部と直列に接続されたリレースイッチ部を有している請求項１０に記載の検査装置。
  12. 　前記パターンジェネレータによる前記試験信号の生成を制御する信号制御部と、
    　前記コンパレータによる、前記閾値と前記合成応答信号との比較情報に基づき、複数の前記デバイスのうち、１つ以上が不合格であるか否かを判定する判定部と、
    　前記判定部によって、前記複数のデバイスのうち、１つ以上が不合格である、と判定された場合に、前記閾値とは異なる新たな閾値を設定する閾値設定部と、
    を有する制御部を、さらに備えた請求項１０に記載の検査装置。
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