KR100902269B1 - 반도체 테스트 장치 및 이를 이용한 반도체 소자 테스트방법 - Google Patents

반도체 테스트 장치 및 이를 이용한 반도체 소자 테스트방법 Download PDF

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Abstract

본 발명은 병렬로 연결된 하나 이상의 DUT에 입력 테스트 신호를 분기하여 인가하고 상기 하나 이상의 DUT에 출력 테스트 신호의 전압 레벨의 차이를 분배하는 전압 분배기의 출력 전압에 따라 상기 하나 이상의 DUT 중 불량 DUT를 검출하는 반도체 테스트 장치 및 이를 이용한 반도체 소자 테스트 방법에 관한 것이다. 본 발명에 따른 반도체 소자 테스트 장치는 제1 DUT 및 제2 DUT에 테스트 데이터를 인가하여 테스트를 수행하는 반도체 소자 테스트 장치에 있어서, 입력 테스트 데이터를 생성하여 병렬로 접속된 상기 제1 DUT 및 상기 제2 DUT에 인가하는 테스트 신호 생성부; 상기 제1 DUT 및 제2 DUT로부터 독출한 출력 테스트 데이터의 전압 레벨의 차이를 분배하는 전압 분배부; 및 서로 다른 임계값을 가지는 하나 이상의 비교기를 포함하며, 기준 데이터에 따른 상기 임계값과 상기 전압 분배부의 출력 전압 레벨을 비교하여 상기 제1 DUT 및 제2 DUT 중 불량 DUT를 검출하는 데이터 비교부;를 포함하되, 상기 전압 분배부는, 상기 제1 DUT의 출력단과 상기 데이터 비교부의 입력단 사이에 접속되는 제1 저항 및 상기 제2 DUT의 출력단과 상기 데이터 비교부의 입력단 사이에 접속되는 제2 저항을 포함하는 것을 특징으로 한다.

Description

반도체 테스트 장치 및 이를 이용한 반도체 소자 테스트 방법{SEMICONDUCTOR DEVICE TESTER AND METHOD FOR TESTING SEMICONDUCTOR DEVICE TESTER USING THE SAME}
본 발명은 반도체 테스트 장치 및 이를 이용한 반도체 소자 테스트 방법에 관한 것으로, 특히 병렬로 연결된 하나 이상의 DUT에 입력 테스트 신호를 분기하여 인가하고 상기 하나 이상의 DUT에 출력 테스트 신호의 전압 레벨의 차이를 분배하는 전압 분배기의 출력 전압에 따라 상기 하나 이상의 DUT 중 불량 DUT를 검출하는 반도체 테스트 장치 및 이를 이용한 반도체 소자 테스트 방법에 관한 것이다.
반도체 테스트 장치는 동시에 테스트할 수 있는 DUT(Device Under Test)의 개수에 따라 테스트 용량이 정해진다. 동시에 테스트할 수 있는 DUT의 개수가 많을 수록 반도체 테스트 장치의 제조 비용 및 구입 비용은 증가한다.
DUT와의 테스트 신호를 송수신하는 IO 카드(Input/Output Card)의 개수를 증가시키면 동시에 테스트할 수 있는 DUT의 개수를 증가시킬 수 있으나, IO 카드의 개수가 증가하면 제조 비용도 따라 증가한다.
IO 카드의 개수를 증가시키지 않고 동시에 테스트할 수 있는 DUT의 개수를 증가시키기 위하여, 하나 이상의 DUT에 인가하는 테스트 신호 생성부에서 생성한 테스트 신호, 즉 입력 테스트 신호와 제어 신호를 병렬로 연결된 하나 이상의 DUT에 분기하여 인가하는 방법이 제안되었다.
상기 방법은 어드레스 신호 등 DUT를 제어하기 위한 상기 제어 신호에 적용할 수 있으나, 데이터 출력 테스트 신호에는 적용할 수 없다는 문제점이 있다.
구체적으로는, 입력 테스트 신호를 기입하기 위한 셀을 특정하는 어드레스 신호의 경우, 하나 이상의 DUT에 분기하여 인가하는 경우에도 서로 다른 신호가 중첩되어 오류가 발생한다는 문제점이 없다. 또한, 입력 테스트 신호를 분기하여 하나 이상의 DUT에 인가하는 경우에도 서로 다른 신호가 중첩되어 오류가 발생한다는 문제점이 없다. 그러나, 하나 이상의 DUT에 불량 DUT가 포함된 경우, 하나 이상의 DUT로부터 동시에 출력 테스트 신호를 독출하면 서로 다른 신호가 중첩되어 오류가 발생한다. 예를 들어, 'H' 논리값을 가지는 입력 데이터 신호를 분기하여 하나 이상의 DUT에 인가하고, 상기 하나 이상의 DUT에 저장된 출력 테스트 신호를 동시에 독출하면, 불량 DUT는 정상적인 출력 테스트 신호를 출력하지 못하므로 출력 테스트 신호와 기준 신호를 비교하는 데이터 비교부에서는 비정상적인 출력 테스트 데이터임을 감지하여 오류가 검출된다.
또한, 상기 데이터 비교부를 상기 오류에 대응하도록 제조하는 경우에도, 상기 하나 이상의 DUT 중 어느 DUT가 불량 DUT인지 판별하는 것은 용이하지 않다는 문제점이 있다.
본 발명은 병렬로 연결된 제1 DUT 및 제2 DUT에 입력 테스트 신호를 분기하여 인가하고 상기 제1 DUT 및 제2 DUT에 출력 테스트 신호의 전압 레벨의 차이를 분배하는 전압 분배기의 출력 전압에 따라 상기 제1 DUT 및 제2 DUT 중 불량 DUT를 검출하는 반도체 테스트 장치 및 이를 이용한 반도체 소자 테스트 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자 테스트 장치는 제1 DUT 및 제2 DUT에 테스트 데이터를 인가하여 테스트를 수행하는 반도체 소자 테스트 장치에 있어서, 입력 테스트 데이터를 생성하여 병렬로 접속된 상기 제1 DUT 및 상기 제2 DUT에 인가하는 테스트 신호 생성부; 상기 제1 DUT 및 상기 제2 DUT로부터 독출한 출력 테스트 데이터의 전압 레벨의 차이를 분배하는 전압 분배부; 및 서로 다른 임계값을 가지는 하나 이상의 비교기를 포함하며, 기준 데이터에 따른 상기 임계값과 상기 전압 분배부의 출력 전압 레벨을 비교하여 상기 제1 DUT 및 상기 제2 DUT 중 불량 DUT를 검출하는 데이터 비교부;를 포함하되, 상기 전압 분배부는, 상기 제1 DUT의 출력단과 상기 데이터 비교부의 입력단 사이에 접속되는 제1 저항 및 상기 제2 DUT의 출력단과 상기 데이터 비교부의 입력단 사이에 접속되는 제2 저항을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 테스트 방법은 테스트 데이터를 제1 DUT 및 제2 DUT에 인가하여 테스트를 수행하는 반도체 소자 테스트 장치를 이용한 테스트 방법에 있어서, (a) 입력 테스트 데이터를 생성하여 병렬로 접속된 상기 제1 DUT 및 상기 제2 DUT에 인가하는 단계; (b) 상기 제1 DUT 및 상기 제2 DUT로부터 독출한 출력 테스트 데이터의 전압 레벨의 차이를 전압 분배비에 따라 제1 전압 레벨 및 제2 전압 레벨로 분배하는 단계; (c) 상기 분배된 전압 레벨을 서로 다른 임계값을 가지는 하나 이상의 비교기에 입력하되, 기준 데이터에 따라 상기 서로 다른 임계값과 상기 분배된 전압 레벨을 비교하여 상기 제1DUT 및 상기 제2 DUT 중 불량 DUT를 검출하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 테스트 장치 및 이를 이용한 반도체 소자 테스트 방법은 병렬로 연결된 제1 DUT 및 제2 DUT에 입력 테스트 신호를 분기하여 인가하고 상기 제1 DUT 및 제2 DUT에 출력 테스트 신호의 전압 레벨의 차이를 분배하는 전압 분배기의 출력 전압에 따라 상기 제1 DUT 및 제2 DUT 중 불량 DUT를 검출함으로써, 테스트 장치에 설치된 IO 카드의 개수보다 테스트 대상인 전체 DUT가 보유한 IO 단자 개수를 크게 증가시킬 수 있으므로 많은 개수의 DUT를 동시에 테스트할 수 있어 제조 비용을 절감할 수 있다는 장점이 있다.
이하에서는, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 테스트 장치를 도시한 블록도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 테스트 장치(100)는 테스트 신호 생성부(110), 데이터 비교부(120) 및 전압 분배부(130)을 포함한다.
테스트 신호 생성부(110)는 입력 테스트 데이터를 생성하여 병렬로 접속된 하나 이상의 DUT에 인가한다. 도 1의 경우 하나 이상의 DUT가 제1 DUT(200a) 및 제 2 DUT(200b)를 포함하는 경우를 도시하고 있다.
제1 DUT(200a) 및 제2 DUT(200b)는 병렬로 연결되어 입력 테스트 신호가 분기되어 동시에 인가된다. 입력 테스트 신호를 제1 DUT(200a) 및 제2 DUT(200b)에 인가하는 경우에는 적절한 스위칭 동작에 의해 입력 테스트 신호 경로, 즉 테스트 신호 생성부(110)와 제1 DUT(200a) 및 제2 DUT(200b)를 연결하는 경로가 형성되며, 제1 DUT(200a) 및 제2 DUT(200b)에 저장된 출력 테스트 신호를 독출하는 경우에는 상기 적절한 스위칭 동작에 의해 출력 테스트 신호 경로, 즉 제1 DUT(200a) 및 제2 DUT(200b)와 데이터 비교부(110)를 연결하는 경로가 형성된다.
데이터 비교부(120)는 서로 다른 임계값을 가지는 하나 이상의 비교기를 포함하며, 전압 분배부(130)의 출력 전압 레벨 및 기준 데이터에 기초하여 하나 이상의 DUT 중 불량 DUT를 검출한다. 도 1에 도시된 바와 같이, 데이터 비교부(120)는 제1 임계값(VTH1)을 가지는 제1 비교기(120a), 제2 임계값(VTH2)을 가지는 제2 비교기(120b) 및 제3 임계값(VTH3)을 가지는 제3 비교기(120c)를 포함할 수 있다. 제1 임계값(VTH1), 제2 임계값(VTH2) 및 제3 임계값(VTH3)은 전압 분배부(130)의 전압 분배비 및 출력 전압 레벨에 따라 결정되는 것이 바람직하다.
전압 분배부(130)는 하나 이상의 DUT로부터 독출한 출력 테스트 데이터의 전압 레벨의 차이를 일정 비율(예를 들면 1:n, n≠1)로 분배한다. 전압 분배부(130)는 동시에 테스트하는 DUT의 개수가 두 개인 경우, 즉 도 1과 같이 제1 DUT(200a) 및 제2 DUT(200b)를 동시에 테스트하기 위하여 제1 DUT(200a)의 출력단과 데이터 비교부(120)의 입력단 사이에 접속되는 제1 저항(R1) 및 제2 DUT(200b)의 출력단과 데이터 비교부(120)의 입력단 사이에 접속되는 제2 저항(R2)로 구성될 수 있다. 제1 저항(R1) 및 제2 저항(R2)은 서로 다른 저항값을 가지는 것이 바람직하다.
도 1의 회로의 동작에 대하여 설명하면 다음과 같다.
먼저, 입력 테스트 데이터로서 'H' 논리값이 제1 DUT(200a) 및 제2 DUT(200b)에 인가되는 경우를 가정한다.
제1 DUT(200a) 및 제2 DUT(200b)가 모두 정상인 경우 출력 테스트 데이터로서 제1 DUT(200a) 및 제2 DUT(200b)로부터 각각 'H' 논리값에 대응하는 전압 레벨(VH)이 출력된다.
이 경우 제1 DUT(200a) 및 제2 DUT(200b)의 출력단 사이의 전압 레벨이 실질적으로 동일하므로 저항(R1) 및 저항(R2)에서 전압 강하가 발생하지 않는다. 따라서, 전압 분배부(130)의 출력 전압 레벨은 'H' 논리값에 해당되는 전압 레벨(VH)이다.
제1 DUT(200a)가 불량 DUT이고 제2 DUT(200b)는 정상인 경우 출력 테스트 데이터로서 제1 DUT(200a) 및 제2 DUT(200b)로부터 각각 'L' 논리값에 해당하는 전압 레벨(V'L) 및 'H' 논리값에 해당하는 전압 레벨(V'H)이 출력된다. 여기서, 전압 레벨(V'L)은 제1 DUT(200a)에 포함된 NMOS 트랜지스터에서 발생하는 전압 강하에 해당되는 전압 레벨, 즉 VSSQ1보다 NMOS 트랜지스터에서 발생하는 전압 강하만큼 높은 전압 레벨이다. 또한, 전압 레벨(V'H)은 제2 DUT(200b)에 포함된 PMOS 트랜지스터에서 발생하는 전압 강하만큼 낮은 전압 레벨, 즉 VDDQ2보다 PMOS 트랜지스터에서 발생하는 전압 강하만큼 낮은 전압 레벨이다.
이 경우 저항(R1) 및 저항(R2)은 'H' 논리값에 해당되는 전압 레벨(V'H)와 'L' 논리값에 해당되는 전압 레벨(V'L)의 차이를 분배한다. 즉, 저항(R1)에 걸리는 전압 레벨(V1)은
Figure 112007051964837-pat00001
, 저항(R2)에 걸리는 전압(V2)은
Figure 112007051964837-pat00002
이므로 전압 분배부(130)의 출력 전압 레벨은 전압 레벨(V1)이다.
제1 DUT(200a)는 정상이고 제2 DUT(200b)가 불량 DUT인 경우 출력 테스트 데이터로서 제1 DUT(200a) 및 제2 DUT(200b)로부터 각각 'H' 논리값에 해당하는 전압 레벨(V'H) 및 'L' 논리값에 대응하는 전압 레벨(V'L)이 출력된다. 여기서, 전압 레벨(V'H)은 제1 DUT(200a)에 포함된 PMOS 트랜지스터에서 발생하는 전압 강하에 해당되는 전압 레벨, 즉 VDDQ1보다 PMOS 트랜지스터에서 발생하는 전압 강하만큼 낮은 전압 레벨이다. 또한, 전압 레벨(V'L)은 제2 DUT(200b)에 포함된 NMOS 트랜지스터에서 발생하는 전압 강하에 해당되는 전압 레벨, 즉 VSSQ2보다 NMOS 트랜지스터에서 발생하는 전압 강하만큼 높은 전압 레벨이다.
이 경우 저항(R1) 및 저항(R2)은 'H' 논리값에 해당되는 전압 레벨(V'H)와 'L' 논리값에 해당되는 전압 레벨(V'L)의 차이를 분배한다. 즉, 저항(R1)에 걸리는 전압 레벨(V1)은
Figure 112007051964837-pat00003
, 저항(R2)에 걸리는 전압 레벨(V2)은
Figure 112007051964837-pat00004
이므로 전압 분배부(130)의 출력 전압 레벨은 전압 레벨(V2)이다.
제1 DUT(200a) 및 제2 DUT(200b)가 모두 불량 DUT인 경우 출력 테스트 데이터로서 제1 DUT(200a) 및 제2 DUT(200b)로부터 각각 'L' 논리값에 해당하는 전압 레벨(VL)이 출력된다.
이 경우 제1 DUT(200a) 및 제2 DUT(200b)의 출력단 사이의 전압 레벨이 실질적으로 동일하므로 저항(R1) 및 저항(R2)에서 전압 강하가 발생하지 않는다. 따라서, 전압 분배부(130)의 출력 전압은 'L' 논리값에 해당되는 전압 레벨(VL)이다.
다음에는, 입력 테스트 데이터로서 'L' 논리값이 제1 DUT(200a) 및 제2 DUT(200b)에 인가되는 경우를 가정한다.
제1 DUT(200a) 및 제2 DUT(200b)가 모두 정상인 경우 출력 테스트 데이터로서 제1 DUT(200a) 및 제2 DUT(200b)로부터 각각 'L' 논리값에 대응하는 전압 레벨(VL)이 출력된다.
이 경우 제1 DUT(200a) 및 제2 DUT(200b)의 출력단 사이의 전압 레벨이 실질적으로 동일하므로 저항(R1) 및 저항(R2)에서 전압 강하가 발생하지 않는다. 따라서, 전압 분배부(130)의 출력 전압 레벨은 'L' 논리값에 해당되는 전압 레벨(VL)이 다.
제1 DUT(200a)가 불량 DUT이고 제2 DUT(200b)는 정상인 경우 출력 테스트 데이터로서 제1 DUT(200a) 및 제2 DUT(200b)로부터 각각 'H' 논리값에 해당하는 전압 레벨(V'H) 및 'L' 논리값에 해당하는 전압 레벨(V'L)이 출력된다.
이 경우 저항(R1) 및 저항(R2)은 'H' 논리값에 해당되는 전압 레벨(V'H)와 'L' 논리값에 해당되는 전압 레벨(V'L)의 차이를 분배한다. 즉, 저항(R1)에 걸리는 전압 레벨(V1)은
Figure 112007051964837-pat00005
, 저항(R2)에 걸리는 전압(V2)은
Figure 112007051964837-pat00006
이므로 전압 분배부(130)의 출력 전압 레벨은 전압 레벨(V2)이다.
제1 DUT(200a)는 정상이고 제2 DUT(200b)가 불량 DUT인 경우 출력 테스트 데이터로서 제1 DUT(200a) 및 제2 DUT(200b)로부터 각각 'L' 논리값에 해당하는 전압 레벨(V'L) 및 'H' 논리값에 대응하는 전압 레벨(V'H)이 출력된다.
이 경우 저항(R1) 및 저항(R2)은 'H' 논리값에 해당되는 전압 레벨(V'H)와 'L' 논리값에 해당되는 전압 레벨(V'L)의 차이를 분배한다. 즉, 저항(R1)에 걸리는 전압 레벨(V1)은
Figure 112007051964837-pat00007
, 저항(R2)에 걸리는 전압 레벨(V2)은
Figure 112007051964837-pat00008
이므로 전압 분배부(130)의 출력 전압 레벨은 전압 레벨(V1)이다.
제1 DUT(200a) 및 제2 DUT(200b)가 모두 불량 DUT인 경우 출력 테스트 데이 터로서 제1 DUT(200a) 및 제2 DUT(200b)로부터 각각 'H' 논리값에 해당하는 전압 레벨(VH)이 출력된다.
이 경우 제1 DUT(200a) 및 제2 DUT(200b)의 출력단 사이의 전압 레벨이 실질적으로 동일하므로 저항(R1) 및 저항(R2)에서 전압 강하가 발생하지 않는다. 따라서, 전압 분배부(130)의 출력 전압은 'H' 논리값에 해당되는 전압 레벨(VH)이다.
기준 데이터에 따라 출력 전압을 정리하면 표 1과 같다.
기준 데이터 제1 DUT 제2 DUT 출력 전압
H H H VH
H L(불량 DUT) H
Figure 112007051964837-pat00009
H H L(불량 DUT)
Figure 112007051964837-pat00010
H L(불량 DUT) L(불량 DUT) VL
L L L VL
L H(불량 DUT) L
Figure 112007051964837-pat00011
L L H(불량 DUT)
Figure 112007051964837-pat00012
L H(불량 DUT) H(불량 DUT) VH
이하에서는, 도 2 내지 도 6을 참조하여 본 발명에 따른 반도체 소자 테스트 방법을 상세히 설명한다. 도 2 내지 도 6을 참조하여 설명하는 본 발명의 실시예는 3개의 비교기를 사용하여 2개의 DUT를 동시에 테스트하는 예이다.
도 2는 본 발명에 따른 반도체 소자 테스트 방법을 도시한 흐름도이다.
도 2를 참조하면, 제1 비교기의 제1 임계값(VTH1), 제2 비교기의 제2 임계값(VTH2) 및 제3 비교기의 제3 임계값(VTH3)을 전압 분배부의 전압 분배비에 따라 결정한다(S100).
예를 들어, 전압 분배부가 제1 DUT의 출력단과 제2 DUT의 출력단 사이의 전압 레벨의 차이를 1:n(n≠1이고, n>0)으로 분배하도록 제1 저항(R1) 및 제2 저항(R2)을 결정한다. 제1 저항(R1) 및 제2 저항(R2)에 걸리는 전압을 각각 제1 전압 레벨 및 제2 전압 레벨이라 하면, 기준 데이터가 'H' 논리값에 해당하는 전압 레벨(VH)을 가지는 경우 제1 임계값(VTH1)은 전압 레벨(VH)과 저항(R1)에 걸리는 전압 레벨(V1)의 사이의 전압 레벨, 제2 임계값(VTH2)은 저항(R1)에 걸리는 전압 레벨(V1)과 저항(R2)에 걸리는 전압 레벨(V2) 사이의 전압 레벨 및 제3 임계값(VTH3)은 저항(R2)에 걸리는 전압 레벨(V2)과 'L' 논리값에 해당하는 전압 레벨(VL) 사이의 전압 레벨로 결정할 수 있다.
일반적으로 비교기는 임계값과 입력 신호의 전압 레벨을 비교하여, 입력값이 임계값보다 크면 '1'을 출력하고, 입력값이 임계값보다 작으면 '0'을 출력한다. 입출력 신호의 스윙 폭이 3.3V인 DUT를 테스트하는 경우, 즉 'H' 로직값에 해당하는 전압 레벨이 3.3V이고, 'L' 로직값에 해당하는 로직값이 0V인 DUT를 테스트하는 반도체 소자 테스터에서, 기준 데이터가 'H' 로직값인 경우 비교기의 임계값은 약 3.0V로 설정할 수 있으며, 기준 데이터가 'H' 로직값인 경우 비교기의 임계값은 약 0.3V로 설정할 수 있다. 즉, 기준 데이터가 'H' 로직값인 경우 입력 신호의 전압 레벨이 3V 이상이면 비교기는 DUT를 정상 제품으로 판정하고, 기준 데이터가 'L' 로직값인 경우 입력 신호의 전압 레벨이 0.3V 이하이면 비교기는 DUT를 정상 제품으로 판정한다.
제1 임계값(VTH1), 제2 임계값(VTH2) 및 제3 임계값(VTH3)이 결정되면, 입력 테스트 데이터를 생성하여 병렬로 접속된 제1 DUT 및 제2 DUT에 분기하여 인가한다(S110).
다음에는, 제1 DUT 및 제2 DUT로부터 출력 테스트 데이터를 독출하면, 제1 DUT 및 제2 DUT의 출력단에서 출력되는 출력 테스트 데이터의 전압 레벨의 차이가 전압 분배부의 제1 저항(R1) 및 저항(R2)에 의해 분배되어 출력된다(S120).
다음에는, 분배된 전압 레벨을 병렬로 접속된 제1 비교기 내지 제3 비교기에 입력한다(S130).
그 다음에, 상기 제1 내지 제3 비교기는 기준 데이터에 따른 임계값과 전압 분배부의 출력 전압과 비교한다(S140).
다음에는, 상기 비교에 의해 상기 제1 DUT 및 제2 DUT 중 불량 DUT를 검출한다(S150).
도 3은 기준 데이터가 'H' 논리값인 경우 불량 DUT를 판정하는 방법을 도시한 흐름도이다.
도 3을 참조하면, 전압 분배부의 출력 전압 레벨이 제1 임계값(VTH1)보다 크면(S200) 제1 DUT(200a) 및 제2 DUT(200b)를 모두 정상으로 판정한다(S210).
출력 전압 레벨이 제1 임계값(VTH1)과 제2 임계값(VTH2) 사이이면(S220) 제1 DUT(200a)를 불량 DUT로 판정한다(S230).
출력 전압 레벨이 제2 임계값(VTH2)과 제3 임계값(VTH3) 사이이면(S240) 제2 DUT(200b)를 불량 DUT로 판정한다(S250).
출력 전압 레벨이 제3 임계값(VTH3)보다 작으면 제1 DUT(200a) 및 제2 DUT(200b)를 불량 DUT로 판정한다(S260).
도 4는 기준 데이터가 'H' 논리값인 경우 비교기의 임계값 및 전압 분배부의 출력 전압을 도시한 도면이며, 표 2는 비교기의 임계값 및 전압 분배부의 출력 전압에 따른 불량 DUT의 판정을 정리한 표이다. 도 4 및 표 2에 도시된 바와 같이, 출력 전압 레벨과 제1 임계값(VTH1) 내지 제3 임계값(VTH3)에 따라 불량 DUT를 판정할 수 있다.
출력 전압 레벨 불량 DUT 정상 DUT
VTH1<출력 전압 레벨 ㆍ 제1 DUT, 제2 DUT
VTH2<출력 전압 레벨<VTH1 제1 DUT 제2 DUT
VTH3<출력 전압 레벨<VTH2 제2 DUT 제1 DUT
출력 전압 레벨<VTH3 제1 DUT, 제2 DUT ㆍ
5는 기준 데이터가 'L' 논리값인 경우 불량 DUT를 판정하는 방법을 도시한 흐름도이다.
출력 테스트 데이터의 전압 레벨이 제1 임계값보다 크면(S300) 제1 DUT(200a) 및 제2 DUT(200b)를 불량 DUT로 판정한다(S310).
전압 레벨이 제1 임계값과 제2 임계값 사이이면(S320) 제2 DUT(200b)를 불량 DUT로 판정한다(S330).
전압 레벨이 제2 임계값과 제3 임계값 사이이면(S340) 제1 DUT(200a)를 불량 DUT로 판정한다(S350).
전압 레벨이 제3 임계값보다 작으면 제1 DUT(200a) 및 제2 DUT(200b)를 모두 정상으로 판정한다(S360).
도 6은 기준 데이터가 'L' 논리값인 경우 비교기의 임계값 및 전압 분배부의 출력 전압을 도시한 도면이며, 표 3은 비교기의 임계값 및 전압 분배부의 출력 전압에 따른 불량 DUT의 판정을 정리한 표이다. 도 6 및 표 3에 도시된 바와 같이, 출력 전압 레벨과 제1 임계값(VTH1) 내지 제3 임계값(VTH3)에 따라 불량 DUT를 판정할 수 있다.
출력 전압 레벨 불량 DUT 정상 DUT
VTH1<출력 전압 레벨 제1 DUT, 제2 DUT ㆍ
VTH2<출력 전압 레벨<VTH1 제2 DUT 제1 DUT
VTH3<출력 전압 레벨<VTH2 제1 DUT 제2 DUT
출력 전압 레벨<VTH3 ㆍ 제1 DUT, 제2 DUT
도 1은 본 발명에 따른 반도체 테스트 장치를 도시한 블록도.
도 2는 본 발명에 따른 반도체 소자 테스트 방법을 도시한 흐름도.
도 3은 본 발명에 따른 불량 DUT 판정 방법을 도시한 흐름도.
도 4는 비교기의 임계값 및 전압 분배부의 출력 전압을 도시한 도면.
도 5는 본 발명에 따른 불량 DUT 판정 방법을 도시한 흐름도.
도 6은 비교기의 임계값 및 전압 분배부의 출력 전압을 도시한 도면.

Claims (14)

  1. 삭제
  2. 제1 DUT 및 제2 DUT에 테스트 데이터를 인가하여 테스트를 수행하는 반도체 소자 테스트 장치에 있어서,
    입력 테스트 데이터를 생성하여 병렬로 접속된 상기 제1 DUT 및 상기 제2 DUT에 인가하는 테스트 신호 생성부;
    상기 제1 DUT 및 상기 제2 DUT로부터 독출한 출력 테스트 데이터의 전압 레벨의 차이를 분배하는 전압 분배부; 및
    서로 다른 임계값을 가지는 하나 이상의 비교기를 포함하며, 기준 데이터에 따른 상기 임계값과 상기 전압 분배부의 출력 전압 레벨을 비교하여 상기 제1 DUT 및 상기 제2 DUT 중 불량 DUT를 검출하는 데이터 비교부;
    를 포함하되,
    상기 전압 분배부는, 상기 제1 DUT의 출력단과 상기 데이터 비교부의 입력단 사이에 접속되는 제1 저항 및 상기 제2 DUT의 출력단과 상기 데이터 비교부의 입력단 사이에 접속되는 제2 저항
    을 포함하는 것을 특징으로 하는 반도체 소자 테스트 장치.
  3. 제2항에 있어서,
    상기 제1 저항 및 제2 저항은 서로 다른 저항값을 가지는 것을 특징으로 하는 반도체 소자 테스트 장치.
  4. 제2항에 있어서,
    상기 데이터 비교부는 제1 비교기, 제2 비교기 및 제3 비교기를 포함하며, 상기 제1 비교기, 제2 비교기 및 제3 비교기 각각의 임계값은 상기 전압 분배부의 전압 분배비 및 상기 출력 전압 레벨에 따라 결정되는 것을 특징으로 하는 반도체 소자 테스트 장치.
  5. 제4항에 있어서,
    상기 제1 비교기의 제1 임계값은 'H' 로직값과 상기 제1 저항에 걸리는 전압 사이의 값이며, 상기 제2 비교기의 제2 임계값은 상기 제1 저항에 걸리는 전압과 제2 저항에 걸리는 전압 사이의 값이며, 상기 제3 비교기의 제3 임계값은 상기 제2 저항에 걸리는 전압과 'L' 로직값 사이에 위치하는 것을 특징으로 하는 반도체 소자 테스트 장치.
  6. 제5항에 있어서,
    상기 기준 데이터가 'H' 로직값인 경우,
    상기 출력 전압 레벨이 제1 임계값보다 크면 상기 제1 DUT 및 제2 DUT가 모 두 정상이며,
    상기 출력 전압 레벨이 제1 임계값과 제2 임계값 사이이면 제1 DUT가 상기 불량 DUT이며,
    상기 출력 전압 레벨이 제2 임계값과 제3 임계값 사이이면 제2 DUT가 상기 불량 DUT이며,
    상기 출력 전압 레벨이 제3 임계값보다 작으면 제1 DUT 및 제2 DUT가 상기 불량 DUT인 것을 특징으로 하는 반도체 소자 테스트 장치.
  7. 제5항에 있어서,
    상기 기준 데이터가 'L' 로직값인 경우,
    상기 출력 전압 레벨이 제1 임계값보다 크면 상기 제1 DUT 및 제2 DUT가 불량 DUT이며,
    상기 출력 전압 레벨이 제1 임계값과 제2 임계값 사이이면 제2 DUT가 상기 불량 DUT이며,
    상기 출력 전압 레벨이 제2 임계값과 제3 임계값 사이이면 제1 DUT가 상기 불량 DUT이며,
    상기 출력 전압 레벨이 제3 임계값보다 작으면 제1 DUT 및 제2 DUT가 모두 정상인 것을 특징으로 하는 반도체 소자 테스트 장치.
  8. 삭제
  9. 테스트 데이터를 제1 DUT 및 제2 DUT에 인가하여 테스트를 수행하는 반도체 소자 테스트 장치를 이용한 테스트 방법에 있어서,
    (a) 입력 테스트 데이터를 생성하여 병렬로 접속된 상기 제1 DUT 및 상기 제2 DUT에 인가하는 단계;
    (b) 상기 제1 DUT 및 상기 제2 DUT로부터 독출한 출력 테스트 데이터의 전압 레벨의 차이를 전압 분배비에 따라 제1 전압 레벨 및 제2 전압 레벨로 분배하는 단계;
    (c) 상기 분배된 전압 레벨을 서로 다른 임계값을 가지는 하나 이상의 비교기에 입력하되, 기준 데이터에 따라 상기 서로 다른 임계값과 상기 분배된 전압 레벨을 비교하여 상기 제1 DUT 및 상기 제2 DUT 중 불량 DUT를 검출하는 단계
    를 포함하는 것을 특징으로 하는 테스트 방법.
  10. 제9항에 있어서,
    상기 제1 전압 레벨과 제2 전압 레벨의 비율은 1:n인 것을 특징으로 하는 테스트 방법(단, n≠1이고, n>0).
  11. 제9항에 있어서,
    상기 하나 이상의 비교기는 제1 비교기, 제2 비교기 및 제3 비교기를 포함하며, 상기 제1 비교기, 제2 비교기 및 제3 비교기 각각의 임계값을 제1 전압 레벨 및 제2 전압 레벨에 따라 결정하는 단계를 더 포함하는 것을 특징으로 하는 테스트 방법.
  12. 제11항에 있어서,
    상기 제1 비교기의 제1 임계값은 'H' 로직값과 상기 제1 전압 레벨 사이의 값이며, 상기 제2 비교기의 제2 임계값은 상기 제1 전압 레벨과 제2 전압 레벨 사이의 값이며, 상기 제3 비교기의 제3 임계값은 상기 제2 전압 레벨과 'L' 로직값 사이에 위치하는 것을 특징으로 하는 테스트 방법.
  13. 제11항에 있어서,
    상기 기준 데이터가 'H' 로직값인 경우, 상기 (c) 단계는
    (c-1) 상기 전압 레벨이 제1 임계값보다 크면 상기 제1 DUT 및 제2 DUT를 모두 정상으로 판정하는 단계;
    (c-2) 상기 전압 레벨이 제1 임계값과 제2 임계값 사이이면 제1 DUT를 상기 불량 DUT로 판정하는 단계;
    (c-3) 상기 전압 레벨이 제2 임계값과 제3 임계값 사이이면 제2 DUT를 상기 불량 DUT로 판정하는 단계; 및
    (c-4) 상기 전압 레벨이 제3 임계값보다 작으면 제1 DUT 및 제2 DUT를 상기 불량 DUT로 판정하는 단계
    를 포함하는 것을 특징으로 하는 테스트 방법.
  14. 제11항에 있어서,
    상기 기준 데이터가 'L' 로직값인 경우, 상기 (c) 단계는
    (c-1) 상기 전압 레벨이 제1 임계값보다 크면 상기 제1 DUT 및 제2 DUT를 상기 불량 DUT로 판정하는 단계
    (c-2) 상기 전압 레벨이 제1 임계값과 제2 임계값 사이이면 제2 DUT를 상기 불량 DUT로 판정하는 단계;
    (c-3) 상기 전압 레벨이 제2 임계값과 제3 임계값 사이이면 제1 DUT를 상기 불량 DUT로 판정하는 단계; 및
    (c-4) 상기 전압 레벨이 제3 임계값보다 작으면 제1 DUT 및 제2 DUT를 모두 정상으로 판정하는 단계
    를 포함하는 것을 특징으로 하는 테스트 방법.
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