JP7224313B2 - 電子デバイスを自動テストするための装置及び方法 - Google Patents

Description

本発明は、自動試験装置（ＡＴＥ）と自動試験装置における接続性テストに関し、特に、電子デバイスを自動テストするための装置及び方法に関する。

自動試験装置は、デバイスのテストを実行し、以下、このデバイスをテスト対象デバイス又はＤＵＴ（Ｄｅｖｉｃｅ ｕｎｄｅｒ ｔｅｓｔの略称）と呼ぶ。ＤＵＴが集積回路（ＩＣ）などの電子デバイスである場合、ＡＴＥは通常、電圧と電流のパターン（ｖｏｌｔａｇｅ ａｎｄ ｃｕｒｒｅｎｔ ｐａｔｔｅｒｎ）をＤＵＴの入力端に印加し、ＤＵＴの出力端で電圧と電流を測定する。
また、ハードウェア及びソフトウェアを含むＡＴＥテクノロジーの概要は、Ｆ．Ｌｉｇｕｏｒｉが１９９９年に出版したＷｉｌｅｙ Ｅｎｃｙｃｌｏｐｅｄｉａ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｉｎｇという本の「自動試験装置」の第１１０～１２０ページに記載される。

１９９９年の「Ｗｉｌｅｙ Ｅｎｃｙｃｌｏｐｅｄｉａ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｉｎｇ」本に掲載された「自動試験装置」の第１１０～１２０ページ

本発明は既知の自動テストのための装置を改善することを目的とする。

本発明の実施例は、電子デバイスを自動テストするための装置を提供し、この装置は、パッドインタフェースユニット（ｐａｄ ｉｎｔｅｒｆａｃｅ ｕｎｉｔ）及び測定回路を備える。パッドインタフェースユニットは、電子デバイスの複数のパッドに接続するように配置される。測定回路は、複数のパッドにおけるデジタル信号が伝送されたデジタル信号パッドにより伝送される電子デバイスの回路経路を選択し、パッドインタフェースユニットを使用して電流－電圧の測定を実行することにより、回路経路の抵抗を代表する非バイナリ測定値を推定し、非バイナリ測定値に基づいて、デジタル信号パッドがテストに合格するかどうかを確認するように配置される。

いくつかの実施例では、回路経路は、電子デバイスのデジタル信号パッドと電源パッドとの間に延びる。１つの実施例では、回路経路は、電子デバイスの静電放電（ＥＳＤ）保護ダイオードを含み、測定回路は、少なくとも１つの静電放電保護ダイオードで電流－電圧の測定を実行するように配置される。

別の実施例では、電流－電圧の測定を実行する際に、測定回路は、２つ以上の異なる電流－電圧動作点 （ｏｐｅｒａｔｉｎｇ ｐｏｉｎｔ）をデジタル信号パッドに印加するように配置される。さらに別の実施例では、デジタル信号パッドがテストに合格するかどうかを確認することに応答して、測定回路は、１つの追加テストを電子デバイスに印加するように配置される。

本発明の実施例によれば、さらに電子デバイスを自動テストするための方法を提供する。この方法は、デジタル信号が伝送された電子デバイスのデジタル信号パッドにより伝送される回路経路を選択することと、電流－電圧の測定を実行することにより、回路経路の抵抗を代表する非バイナリ測定値を推定することと、非バイナリ測定値に基づいて、デジタル信号パッドがテストに合格するかどうかを確認すること、とを備える。

図１は、本発明の実施例にかかるウエハテストセットアップにおける自動試験装置（ＡＴＥ）とシリコンウエハとの間の機械的インタフェースを示すブロック図である。 図２は、本発明の実施例にかかるパッケージテストセットアップにおける自動試験装置（ＡＴＥ）とパッケージされた集積回路との間の機械的インタフェースを示すブロック図である。 図３は、本発明の実施例にかかるＡＴＥの構造を示すブロック図である。 図４は、本発明の実施例にかかる集積回路における静電放電（ＥＳＤ）保護回路を示す図である。 図５は、本発明の実施例にかかるダイオードの電気モデルを示す回路図である。 図６は、本発明の実施例にかかる直列接触抵抗を有するダイオードの電流－電圧（Ｉ－Ｖ）曲線を示す図である。 図７は、本発明の実施例にかかる集積回路のテスト方法を示すフローチャート図である。

以下、本発明について、図に示す実施形態に基づいて説明する。

集積回路に適用される自動試験装置（ＡＴＥ）は、通常、測定ユニットと、テスト対象デバイス（ＤＵＴ）のピンに接続された電気／機械的インターフェイスと、を備える。本発明のいくつかの実施例によれば、以下で「パッドインターフェイス」と呼ばれる電気／機械的インターフェイスは、負荷ボード（抵抗及びコンデンサなどの負荷デバイスを含む）、及びプローブカード（半導体ウェーハのテストのために使用され、ｗａｆｅｒ－ｓｏｒｔとも呼ばれる）、又はソケット、例えばゼロ挿入力（ＺＩＦ）ソケット（パッケージされた集積回路のテストのために使用され、パッケージテストａｓｓｅｍｂｌｙ ｔｅｓｔとも呼ばれる）によってＤＵＴに接続されるＰＯＧＯピンを含む。しかしながら、本発明の実施例は上記機械的インターフェイスに限定されない。逆に、本発明の実施例において、ＡＴＥのパッドインタフェースとＤＵＴパッドとの間の任意の形態の機械的接続を使用することができる。

本発明のいくつかの実施例によれば、ＡＴＥは、複数のＤＵＴをテストすることができる、例えば、シリコンウェハにおける集積回路チップを分類し、又は別の実施例では、パッケージされた半導体デバイスに対して最終テストを実行する。いくつかの実施例において、テストに合格しないデバイスは、欠陥（「不良」）としてマークされる。別の実施例では、このテストは、電気性能によって欠陥のないデバイスを高速、通常、低速などのビンに分類することを含む。

いくつかの実施例において、ＡＴＥは、多数のデバイスをテストする（例えば、シリコン製造設備で行われるウエハ分類では、各シリコンウエハに数百または数千の集積回路チップを設けてもよい、毎日多くのウエハをテストする必要がある）。各ＤＵＴをテストするために、ＡＴＥのパッドインタフェースユニットはＤＵＴパッドに機械的に接続され、ＤＵＴパッドとＡＴＥとの間に低抵抗接触を形成する。通常、負荷ボード及びプローブカードなどの追加ユニットにより前記機械的な接続を形成する。

実際には、例えば、テストのセットアップの問題により、一部のＤＵＴパッドはパッドインターフェイスに正しく接続されない場合がある。接続の問題は、例えば、プローブカードがウエハに平行しない場合、又は機械式フィーダーがソケットにデバイスを挿入できない場合に発生する可能性がある。本発明の実施例は、これらの問題を認識し、修正するための技術を提供する。

いくつかの実施例では、ＡＴＥがＤＵＴをテストする際に、ＡＴＥは、全てのＤＵＴパッドがＡＴＥパッドに接続されていることをテストして検証し始める（以下、このテストは「接続性テスト」と呼ばれる）。接続性テストが失敗した場合に、問題を修正するように作業者に警告して、テストを再実行することができる。接続性テストが合格すると、ＡＴＥは機能テスト（タイミングテストを含む）及びその他のテストを継続して実行する。接続性テストの１つの目的は、よくないテストのセットアップにより良好なＤＵＴが拒絶されるのを防ぐことである。

接続性テストは、ＤＵＴパッドがＡＴＥに接続されていることをチェックするため、単純な広いマージンの接続性テストを実行する場合がある（例えば、広いマージンテストの実行速度が速いため）。例えば、一般的な集積回路デバイスでは、各デジタル信号パッドは静電放電（ＥＳＤ）保護ダイオードによって正および負の電源パッドに結合される。ＡＴＥは、パッドインターフェイス信号パッドから、ＤＵＴデジタル信号パッドと、ＥＳＤ保護ダイオード（順方向）及びＤＵＴ電源パッドを通る経路に電流（例えば、１００マイクロアンペア）を強制的に流させ、パッドインタフェース電源パッドで終了する。その後、ＡＴＥは電源パッドとデジタル信号パッド（パッドインタフェースユニット）との電圧を測定する。例えば、１００マイクロアンペアの電流でのダイオードの両端における順方向電圧が０．７Ｖ±１０％である場合に、１．５Ｖを超えた測定電圧は、経路がオープンされていることを明確に示す。

しかしながら、このような単純なテストでは、経路がオープンされていないが、接触抵抗が低い（例えば、１００ｏｈｍ）であることは検出されない。例えば、プローブカードの針が汚れている場合、このようなケースが発生する可能性がある。上記実施例では、ＤＵＴが後の機能テストなどのテストで合格しない場合がある。これは、追加の１００ｏｈｍ抵抗は、デジタル信号パッドのタイミング性能を大幅に低減する可能性があるためだ。

本発明の実施例によれば、ＡＴＥは、デジタル信号パッド、即ちデジタル信号が伝送されたパッドに接続性テストを適用する。デジタル信号パッドは、入力パッドまたは出力パッド（或いは入出力パッド）を含んでもよい。接続性テストには、接触抵抗の測定が含まれる（例えば、ＥＳＤ保護ダイオードの接触と順方向抵抗とを含む回路経路における複数の電流－電圧（Ｉ－Ｖ）ポイントをチェックすることによる）、当該接触抵抗は、通常、正確に推定されることができるように小さいである。測定された抵抗が予定の抵抗を狭いマージンだけ超えた場合には、ＡＴＥは、通常、作業者を警告する（作業者が問題を修正した後、通常はテストを繰り返す）。従って、よくないテストのセットアップによりオープンではないが高い抵抗値を示す接点によって引き起こされる故障は修正でき、かつよくないテストのセットアップにより良好なＤＵＴが拒絶されることを大幅に低減できる。

システムの説明

図１は、本発明の実施例にかかるウエハテストにおける自動試験装置（ＡＴＥ）とシリコンウエハとの間の機械的インタフェースを示すブロック図である。

テストヘッド１０２は、ＡＴＥから延びており、かつテストヘッドから延びる複数のＰＯＧＯピン１０６を有するパッドインタフェースユニット１０４を含む。

負荷ボード１０８（通常、テストに必要な負荷抵抗及びコンデンサを含む）は、一方側（図１の構成例における上側）のパッドと、他方側（図１の下側）のプローブカード１１０とを含み、負荷ボードのパッドは、プローブカードの針に配線される。

ウエハ１１２が分類されると、テストヘッドが負荷ボードに押し付けられ、ＰＯＧＯピンと負荷ボードのパッドとが電気的に接触する。ウエハ（チップ）又は複数のチップにおける集積回路をテストする時に、ウエハが負荷ボードに押し付けられるので、チップ（又はチップのグループ）のパッドは、プローブカードの針に電気的に接続され、かつ負荷ボードのパッドを介してパッドインターフェイスのＰＯＧＯピンに接続される。

図２は、本発明の実施例にかかるパッケージテストセットアップにおける自動試験装置（ＡＴＥ）とパッケージされた集積回路との間の機械的インタフェースを示すブロック図である。
テストヘッド２０２は、ＡＴＥから延びており、かつテストヘッドから延びるＰＯＧＯピン２０６を有するパッドインタフェースユニット２０４を含む。いくつかの実施例において、テストヘッド２０２は、図１における対応するテストヘッドと同じであってもよい。別の実施例では、テストヘッドが異なる。

負荷ボード２０８（通常、テストに必要な負荷抵抗及びコンデンサを含む）は、一方側（図２の構成例における下側）のパッドと、他方側（図２の上側）のソケット２１０とを含む。メカニカルハンドラー（ｍｅｃｈａｎｉｃａｌ ｈａｎｄｌｅｒ）（図示せず）は、テストの前にパッケージされた集積回路２１２をソケット２１０に挿入する。テスト後、メカニカルハンドラーは、ソケット２１０から集積回路２１２を抽出し、テスト結果に対応する集積回路２１２を良好部品ビン（ｇｏｏｄ－ｐａｒｔｓ ｂｉｎ）又は拒絶部品ビン（ｒｅｊｅｃｔｅｄ－ｐａｒｔｓ ｂｉｎ）に追加する。

パッケージテストを実行すると、ＰＯＧＯピンと負荷ボード２０８のパッドとが電気的に接触するように、テストヘッド２０２を負荷ボード２０８に押し付ける。従って、メカニカルハンドラーが集積回路２１２をソケット２１０に挿入すると、集積回路２１２のパッドはパッドインターフェースユニットに電気的に接続される。

理解できるのは、図１及び図２に示されるウエハテストセットアップ及びパッケージテストセットアップは、例として引用される実施例である。開示された技術によるテストセットアップは、上記の説明に限定されない。代替実施例では、例えば、負荷ボードを使用しなくて、プローブカード又はソケットがパッドインターフェースに直接接続されてもよい。別の実施例では、類似的な装置はプリント回路基板（ＰＣＢ）に伝送された集積回路のテストに使用されてもよい。

当業者に理解されるように、図１と図２及び上記で説明されたウエハテストセットアップ及びパッケージテストセットアップにおいて、機械的に確立された任意の電気的な接続は、いずれも接触不良などの故障を起こしやすい。ウエハテストセットアップにおいて、電気的な接続は、パッドインターフェイスのＰＯＧＯピンと負荷ボードのパッドとの接触、及びプローブカードとウエハ上のチップパッドとの接触を含む。パッケージテストセットアップにおいて、電気的な接続は、パッドインターフェイスのＰＯＧＯピンと負荷ボードのパッドとの接触、及びソケットとテスト中の集積回路のパッドとの接触を含む。

接点のいずれかが不良である場合、ＤＵＴはテストに合格しない可能性があるので、生産量が低下し、集積回路の平均価格が上昇する。プローブカードの位置がずれていると、シリコンウエハ全体が拒絶され、かつソケットのピンが破損すると、集積回路のバッチ全体が拒絶される場合がある。

本発明の実施例によれば、ＡＴＥは、テストの初期段階で実行される接続性テストにおいて電気的な接続障害を検出し、作業者に機械的問題を修正してテストを再実行するように警告することができる。従って、接触不良によるテストでのデバイスの拒絶が大幅に低減される。１つの実施例では、接続性テストは、ＤＵＴの各デジタル信号パッドからＤＵＴの電源パッドへの抵抗を示す非バイナリ（ソフト）測定値の推定を含む（以下で説明するように、本発明の実施例において、集積回路のデジタル信号パッドは、ダイオードを介して電源パッドに接続される）。

図３は、本発明の実施例にかかるＡＴＥ３０２の構造を示すブロック図３００である。ＡＴＥは、ＤＵＴ３０４に結合され、そして測定回路３０６及びパッドインタフェースユニット３０８を含む。

測定回路は、電流及び電圧源、信号の測定及び制御など、テスターのさまざまな回路を含む。いくつかの実施例では、測定回路はコンピューターを含む。

パッドインタフェースユニットは、負荷ボード及びプローブカード又はソケット（図示せず）を介してＤＵＴパッドに接続できる（機械的圧力を加えることにより）ＰＯＧＯピン３１０を含む。

１つの実施例では、ＤＵＴのデジタル信号パッドは、データ信号やクロック信号などのデジタル信号を伝送するパッドである。ＤＵＴのデジタル信号パッドの接続性テストを実行するために、測定回路３０６は、パッドインタフェースユニット３０８を介して既知の電流をＤＵＴのデジタル信号パッドに接続されたＰＯＧＯピンＡに印加する。電流のリターン経路は、ＤＵＴに接続された電源パッドのＰＯＧＯ Ｂを通る。測定ユニットは、ＰＯＧＯ ＡとＢとの間の既知の電流に対する電圧差を測定し、経路の抵抗を計算する。

理解されるように、図３はＡＴＥ３０２の構造及びＡＴＥ３０２とＤＵＴ３０４との接続を例示的に引用した実施例を示す。記載されたＡＴＥ（及びＡＴＥとＤＵＴとの接続）の技術は、上記の説明に限定されない。代替実施例では、例えば、ＡＴＥは、強制的に電圧を経路に印加して電流を測定することにより、又は直列抵抗を通して電圧を印加することにより、接続性テストを実行する。いくつかの実施例では、複数の電源パッドが存在してもよい、かつＡＴＥは、電源パッドの全部又は一部を短絡し、短絡した電源パッドとデジタル信号パッドとの抵抗を測定することにより接続性テストを実行できる。１つの実施例では、接続性テストは、デジタル信号パッドから独立の電源パッドまでの独立の抵抗測定を含んでもよい。

本発明の実施例によれば、ＤＵＴのデジタル信号パッドは、通常、静電放電（ＥＳＤ）保護ダイオードを介して電源パッドに接続される。

図４は、本発明の実施例にかかる集積回路におけるＥＳＤ保護構造４００の回路を示す図である。集積回路のデジタル信号パッド４０２はバッファ４０４に結合され、バッファ４０４は、入力バッファ、出力バッファ又は入出力バッファであってもよい。集積回路は、ダイオード４０６及び４０８を含む。ダイオード４０６は、パッドと正電源（ＶＤＤ）との間に接続され、集積回路パッドに誘導される可能性のある正の静電荷から集積回路のトランジスタを保護する。ダイオード４０８は、パッドと負電源（ＶＳＳ）との間に接続され、負の静電荷から集積回路を保護する。

当業者に理解されるように、図４に示されかつ以上のように説明されたＥＳＤ保護は、例として引用される実施例である。代替実施例に使用されるＥＳＤ保護回路は変化してもよい、例えば、いくつかの実施例では、ＥＳＤ保護は、三つ以上のダイオードを含んでもよい、かついくつかの別の実施例では、抵抗が追加されてもよい。

いくつかの実施例では、出力バッファのトランジスタは、実際にはパッドを電源に接続するダイオードであるため、出力（又は入力／出力）であるデジタル信号パッドには専用のＥＳＤ保護回路が配置されない。以下の説明では、集積回路の出力バッファにより形成された専用のＥＳＤ保護回路のダイオードと、間接保護回路のダイオードと、を区別しない。

図５は、本発明の実施例にかかるダイオードのモデル５００の電気モデルを示す回路図である。このモデルは、理想ダイオード５０２（順方向の抵抗がゼロ、逆方向の抵抗が無限大）と、ダイオードによる順導通の閾値電圧を確認する電源５０４と、ダイオードの内部抵抗をモデル化する順バイアス抵抗ＲＦ（５０６）と、ダイオードの逆バイアス時にダイオード上の漏電をモデル化する逆バイアス抵抗Ｒｒ（５０８）と、を備える（通常、ＲｒはＲＦより大きい）。

図４におけるダイオードポート（ｐｏｒｔ）はａ及びｂにマークされる。ダイオードがＡＴＥに接続されると、信号パッド及び電源パッド（又はパッド）の接触抵抗をモデル化する２つの接触抵抗（５１０）が追加される。

本発明の実施例によれば、ＥＳＤ保護ダイオードの抵抗及び接触抵抗を測定する際に、ＲＦは通常低い（例えば、１０オーム未満）ので、小さい接触抵抗の数値を容易に検出できる。

図６は、本発明の実施例にかかる直列接触抵抗を有するダイオードのＩーＶ曲線６００を示す図である。ＡＴＥによってＩ－Ｖ曲線を観察するため、ダイオードモデルは、接点の抵抗を含む。

水平Ｖｄ軸６０２は、ＡＴＥがＥＳＤ保護ダイオードで測定する電圧を表し（つまり、信号パッドから電源パッドまで）、垂直Ｉｄ軸６０４は、ダイオードを流れる電流を表す。実線のグラフ６０６は、接点が良好な場合に観察されるＩ－Ｖ曲線を表し、破線のグラフ６０６Ａは、接点の一方（または両方）が不良な場合（例えば、プローブカードの針が汚れている場合）のＩ－Ｖ曲線を表す。観察できるように、ダイオードは「カットオフ」領域に位置し、Ｖｄが閾値（たとえば０．７Ｖ）を下回ると、リーク電流のみ（図４のＲｒを流れる）を有し、Ｖｄが閾値を上回ると、線形の「導通」領域に位置する。

接続性テストを実行するために、ＡＴＥは、接点及びＥＳＤ保護ダイオードを含む経路の抵抗を測定し、かつ結果と閾値とを比較する。図６の実施例によれば、抵抗を測定するために、測定回路３０６（図３）はダイオードに電流を流し、かつ電流Ｉ０（垂直軸の位置６０８）及び電流Ｉ１（垂直軸の位置６１０）の２つの電流レベルに適用するように、測定回路３０６はデジタル信号パッドと電源パッドとの電圧を測定する。［Ｉ０、Ｉ１］の測定電圧は、グラフ６０６の「電圧Ｖ０、Ｖ１」及びＸ軸の位置６０８「電圧Ｕ０、Ｕ１」である。電圧Ｖ０、Ｖ１、Ｕ０、Ｕ１はそれぞれ水平軸の位置６１２、６１４、６１６及び６１８に対応する。

本発明の実施例によれば、測定回路は、電圧差Ｖ１ーＶ０（またはＵ１-Ｕ０）を電流差Ｉ１ーＩ０で除算することにより、ダイオードが導通領域に位置する時の抵抗を計算することができる。この結果はＤＵＴのタイプ及びＤＵＴのパッド内で変化する場合があるが、同じＤＵＴのタイプ及び同じパッドに対して、ＤＵＴ内の同じ回路をテストするため、その結果は互いに近くなる。従って、ＤＵＴのパッドの抵抗の統計値を収集すると、ＤＵＴの各パッドの許容可能な抵抗値に狭いマージンを定義できる。

測定は差動であるため、測定の固定バイアスに起因するエラーが解消される。例えば、測定回路が生成する電流Ｉ０およびＩ１が固定バイアスによってシフトされる場合：
Ｉ０’＝Ｉ０＋ｂｉａｓ （１）
Ｉ１’＝Ｉ１＋ｂｉａｓ （２）
減算演算Ｉ１’－Ｉ０ ’＝ Ｉ１－Ｉ０によりバイアス誤差が解消され、同様に、Ｖ１－Ｖ０が計算されると、Ｖ０及びＶ１の測定中の固定バイアスが解消される。

差動測定は、ダイオードの閾値電圧５０４の値の不確実性も解消する（Ｖｏｎ、図５を参照）。Ｖｏｎは異なるパッドにより変化される可能性があるが、Ｖ１－Ｖ０が計算されると、バイアスが解消される。

理解できるのは、図６に示されるＩーＶ曲線及び測定されるＩ－Ｖの接点は例として引用される実施例である。開示された技術に従って測定されるＩーＶの接点は上記の説明に限定されない。代替実施例では、例えば、測定回路３０６は２つ以上のＩ－Ｖの接点を測定でき、測定回路は、電流ではなく電圧を印加し、又は電圧と電流との組み合わせを印加してもよい。１つの実施例では、測定回路３０６は、直流（ＤＣ）バイアスを有する交流（ＡＣ）電流を印加し、ＡＣ電圧を測定することができる。

図７は、本発明の実施例にかかる集積回路のテスト方法を示すフローチャート図である。このフローチャート図は測定回路３０６により実行される（以下で説明するように、ＡＴＥ作業者により実行される）。

このフローは、接続性テストのステップ７０２から始まり、ＡＴＥが接続性テストを実行する（接続性テストは、抵抗の非バイナリの推定を含む。以下で説明する）。ステップ７０２でのテストが失敗すると、測定回路は、作業者への警告のステップ７０４に入り、ここで、測定回路は、接続性テストが失敗したことをテスト作業者に警告する。作業者は、問題を解決するための措置を講じて（例えば、負荷ボードを交換する）、測定回路に信号を送って継続に作動させることができる。

作業者により指示されると、測定回路は、第２の接続性テストの実行ステップ７０６に入り、ここで、測定回路は接続性テストを繰り返す。ステップ７０６での接続性テストが再び失敗すると、測定回路はＤＵＴ－不良のステップ７１２に入り、ここでのＤＵＴは不良とみなされる（例えば、ウエハにおけるチップの位置はテストデータベースコンピュータファイルで不良としてマークされる）。

ステップ７０２又はステップ７０６で、ＤＵＴが接続性テストに合格した場合、測定回路は機能テストの実行ステップ７０８に入り、ここで、測定回路はＤＵＴの他のテストを実行する（機能テストはＤＵＴのタイプにより変化し、かつ本発明の保護範囲に含まれない）。ＤＵＴはステップ７０８の機能テストに合格した場合、測定回路はＤＵＴ－良好のステップ７１０に入り、ここでのＤＵＴは良好とみなされる。フローはステップ７１０又はステップ７１２の後で終了する。

接続性テストのステップ７０２及び７０６の詳細は、図７の右側のボックスに示される。説明したように、接続性テストは、デジタル信号パッドにおけるダイオードの抵抗を測定し、測定された抵抗と狭いマージンを有する予想の抵抗とを比較することで抵抗が規格を満たしているかどうかを判断する。

ＩーＶの接点７１４を取得する位置で、測定回路は強制的に２つの電流（図６のＩ０及びＩ１）をダイオードに流し、ダイオードの両端の電圧を測定する。測定回路は、抵抗の計算ステップ７１６に入り、例えば、２つの電圧間の差を２つの電流間の差で割ることにより、抵抗を計算する。次に、測定回路は抵抗と閾値との比較ステップ７１８に入り、接続性テストに失敗した場合、測定回路は、抵抗が予想の抵抗値よりも大きいかどうかをチェックする（より狭い予め設定されたマージンを有する）。抵抗が予め設定されたマージンを超えて予想の抵抗よりも低い場合、接続性テストに合格する。

従って、本発明の実施例によれば、測定回路３０６は接続性テストを実行し、デジタル信号パッド及び接点のＥＳＤ保護ダイオードを含む経路の抵抗の非バイナリ測定値を取得するために、少なくとも２つのＩ－Ｖの接点が測定される。抵抗値は予想の抵抗よりも大きい場合、ＤＵＴがテストに失敗し、機能テストで接続不良のＤＵＴが失敗するケースは大幅に減少する。

理解できるのは、図７のフローチャート図にかかるテスト方法は、例として引用される実施例である。開示された技術に従ってテスト方法は上記の説明に限定されない。代替実施例では、例えば、接続性テストは、信号パッドが一方または両方の電源に短絡していることを示す（この場合、測定回路はステップ７０２から直接ステップ７１２に進み、ＤＵＴがテストに失敗する）。別の実施例では、以前の接続性テストが失敗した場合、３つ以上の接続性テストを実行できる。さらに他の実施例では、作業者が存在せず、接続性テストが失敗した場合、測定回路は自動的に接続を改善しようと試みることができる（例えば、ソケットにＤＵＴを抽出して再挿入することにより）。

図１～図７の以上で説明されたＡＴＥ３００、測定回路３０６、パッドインタフェースユニット３０８、試験装置１００及び２００、ＥＳＤ保護構造４００、ダイオードのモデル５００、Ｉ－Ｖ曲線６００及び方法７００の構造は、例として示す実施例のみである。本発明の実施例は、以上の説明に限定されない。測定回路３０６は、ＦＰＧＡ、ＡＳＩＣ、またはＦＰＧＡとＡＳＩＣの組み合わせを備えてもよい。測定回路３０６の機能は、ハードウェア、ソフトウェア、またはハードウェアとソフトウェアの組み合わせによって実現されてもよい。いくつかの実施例では、測定回路３０６は汎用プログラマブルプロセッサを含んでもよい、当該汎用プログラマブルプロセッサは、本説明で説明される機能を実行するためにソフトウェアでプログラムされる。例えば、ネットワークを介して電子形式でソフトウェアをプロセッサにダウンロードしてもよい、又は代替的或いは追加的に、ソフトウェアを磁気、光学、または電子メモリなどの非一時的な有形媒体に提供及び／又は保存することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１００…機械的インターフェイス、試験装置
１０２、２０２…テストヘッド
１０４、２０４、３０８…パッドインタフェースユニット
１０６、３１０…ＰＯＧＯピン
１０８、２０８…負荷ボード
１１０…プローブカード
１１２…ウエハ
２００…機械的インターフェイス、試験装置
２１０…ソケット
２１２…集積回路
３００…ＡＴＥ、構造を示すブロック図
３０２…ＡＴＥ
３０４…ＤＵＴ
３０６…測定回路
４００…静電放電（ＥＳＤ）保護回路を示す図、ＥＳＤ保護構造
４０２…デジタル信号パッド
４０４…バッファ
４０６、４０８、５０２…ダイオード
５００…ダイオードの電気モデルを示す回路図、ダイオードのモデル
５０４…電源、閾値電圧
５０６…順バイアス抵抗
５０８…逆バイアス抵抗
５１０…接触抵抗
６００…ＩーＶ曲線
６０２…水平Ｖｄ軸
６０４…垂直Ｉｄ軸
６０６…実線のグラフ
６０８…電流Ｉ０
６１０…電流Ｉ１
６１２、６１４、６１６、６１８…水平軸の位置
７００…方法
７０２、７０４、７０６、７０８、７１０、７１２、７１６、７１８…ステップ
７１４…接点
６０６Ａ…破線のグラフ

Claims (8)

1. 電子デバイスを自動テストするための装置であって、
   前記電子デバイスの複数のパッドに接続するように配置され、負荷ボードと、プローブカードと、複数のピンを有し、前記負荷ボードの一方側が前記プローブカードに電気的に接続され、他方側が前記複数のピンに電気的に接続され、前記負荷ボードが前記電子デバイスの抵抗値及び容量値を検査するために配置されるパッドインタフェースユニットと、
   前記複数のパッドにおけるデジタル信号が伝送されたデジタル信号パッドにより伝送される前記電子デバイスの回路経路を選択し、
   前記パッドインタフェースユニットを使用して電流－電圧の測定を実行することにより、前記回路経路の抵抗を代表する非バイナリ測定値を推定し、
   前記非バイナリ測定値に基づいて、前記デジタル信号パッドが接続性テストに合格するかどうかを確認するように
   配置された測定回路と、
   を備え、
   前記回路経路は、前記電子デバイスの静電気放電（ＥＳＤ）防護回路と、前記パッドに接続されるバッファと、を含み、前記バッファが前記パッドに接続される経路には２つのダイオードが設けられており、一方のダイオードはプラス電源に、他方のダイオードはマイナス電源にそれぞれ電気的に接続されており、
   前記デジタル信号パッドが前記接続性テストに合格したことを確認されたことに応答して、前記測定回路は、機能テストを前記電子デバイスに適用させるように配置される、および、前記デジタル信号パッドが前記接続性テストに合格しなかったことを確認されたことに応答して、前記電子デバイスを抜き取った後、再度前記パッドに電気的に接続させることを特徴とする装置。
2. 前記回路経路は、前記電子デバイスの前記デジタル信号パッドと電源パッドとの間に延びることを特徴とする請求項１に記載の装置。
3. 前記回路経路は、前記電子デバイスの静電放電保護ダイオードを含み、
   前記測定回路は、少なくとも１つの前記静電放電保護ダイオードで前記電流－電圧の測定を実行するように配置されることを特徴とする請求項１に記載の装置。
4. 前記電流－電圧の測定を実行する際に、前記測定回路は、２つ以上の異なる電流－電圧動作点を前記デジタル信号パッドに印加するように配置されることを特徴とする請求項１に記載の装置。
5. 電子デバイスを自動テストするための方法であって、
   デジタル信号が伝送された前記電子デバイスのデジタル信号パッドにより伝送される回路経路を選択することと、電流－電圧の測定を実行することにより、前記回路経路の抵抗を代表する非バイナリ測定値を推定することと、
   前記非バイナリ測定値に基づいて、前記デジタル信号パッドが接続性テストに合格するかどうかを確認することと、
   前記デジタル信号パッドが前記接続性テストに合格したことを確認されたことに応答して、機能テストを前記電子デバイスに適用させることと、
   前記デジタル信号パッドが前記接続性テストに合格しなかったことを確認されたことに応答して、前記電子デバイスを抜き取った後、再度前記パッドに電気的に接続させることと、
   を備え、
   パッドインタフェースユニットは、負荷ボードと、プローブカードと、複数のピンを有し、前記負荷ボードの一方側が前記プローブカードに電気的に接続され、他方側が前記複数のピンに電気的に接続され、前記負荷ボードが前記電子デバイスの抵抗値及び容量値を検査するために配置され、
   前記回路経路は、前記電子デバイスの静電気放電（ＥＳＤ）防護回路と、前記パッドに接続されるバッファと、を含み、前記バッファが前記パッドに接続される経路には２つのダイオードが設けられており、一方のダイオードはプラス電源に、他方のダイオードはマイナス電源にそれぞれ電気的に接続されていることを特徴とする方法。
6. 前記回路経路は、前記電子デバイスの前記デジタル信号パッドと電源パッドとの間に延びることを特徴とする請求項５に記載の方法。
7. 前記回路経路は、静電放電保護ダイオードを含み、
   前記非バイナリ測定値の推定には、少なくとも１つの前記静電放電保護ダイオードで前記電流－電圧の測定を実行することが含まれることを特徴とする請求項５に記載の方法。
8. 前記電流－電圧の測定を実行することには、２つ以上の異なる電流－電圧動作点を前記デジタル信号パッドに印加することが含まれることを特徴とする請求項５に記載の方法。

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