TWI736986B - 用於自動測試電子元件之裝置及其方法 - Google Patents

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Abstract

一種用於自動測試電子元件之裝置係包含焊墊介面單元及測量電路，焊墊介面單元係配置為連接電子元件的焊墊，測量電路係配置為選擇電子元件中的電路路徑，電路路徑係藉由焊墊中的數位訊號焊墊而傳遞，數位訊號焊墊係配置為乘載數位訊號，估計電路路徑的電阻的非二進位測量指標，藉由使用焊墊介面單元執行電流電壓測量，基於非二進位測量，確認數位訊號焊墊是否通過測試。

Description

用於自動測試電子元件之裝置及其方法
本發明係涉及自動化測試機台，且特別是自動化測試機台中的連接性測試。
自動化測試機台係於一元件上執行測試，此元件在以下說明將其稱之為待測件或DUT(Device under test的縮寫)。當DUT係為電子元件時，例如積體電路(IC)，ATE通常將電壓和電流樣式(voltage and current pattern)施加於DUT之輸入端，且於DUT之輸出端測量電壓及電流。
ATE技術的摘要，係包含硬體及軟體，可於第110至120頁名為Wiley Encyclopedia of Electrical and Electronics Engineering一書中的「自動化測試機台」找到，該書係由F.Liguori於1999年出版。
本發明所描述之實施例係提供一種用於自動測試電子元件元件的裝置，此裝置係包含焊墊介面單元及測量電路，焊墊介面單元係配置為連接至電子元件的複數個焊墊，測量電路係配置為選擇電子元件中之電路路徑，電路路徑係藉由複數個焊墊中的一數位訊號焊墊而傳遞，數位訊號焊墊係配置為乘載一數位訊號，藉由使用焊墊介面單元執行電流電壓測量，以估計代表電路 路徑的電阻的一非二進位測量值，以及基於非二進位測量值，確認數位訊號焊墊是否通過測試。
於一些實施例中，電路路徑係延伸於電子元件的數位訊號焊墊及電源焊墊之間。在一實施例中，電路路徑係包含電子元件的靜電放電(ESD)防護二極體，且測量電路係配置為於至少一靜電放電防護二極體上執行電流-電壓量測。
於一個實施例中，於執行電流-電壓量測時，測量電路係配置為將兩個或複數個不同的電流-電壓工作點(operating point)施加於數位訊號焊墊。於另一個實施例中，回應確認數位訊號焊墊通過測試，測量電路係配置為施加一附加測試至電子元件。
根據本發明的實施例，另外提供一種用於自動測試電子元件的方法。此方法係包含選擇電子元件中的電路路徑，電路路徑係藉由電子元件之數位訊號焊墊而傳遞，數位訊號焊墊係配置為乘載數位訊號；藉由執行電流-電壓量測，以估計一代表電路路徑的電阻的非二進位測量值；基於非二進位測量值，確認數位訊號焊墊是否通過測試。
100:機械介面、測試裝置
102、202:測試頭
104、204、308:焊墊介面單元
106、310:POGO接腳
108、208:負載板
110:探針卡
112:晶圓
200:機械介面、測試裝置
210:插座
212:積體電路
300:ATE、結構方框圖
302:ATE
304:DUT
306:測量電路
400:靜電放電(ESD)防護電路示意圖、ESD防護結構
402:數位訊號焊墊
404:緩衝器
406、408、502:二極體
500:二極體之電性模型電路圖、二極體模型
504:電源、閥值電壓
506:正向偏置電阻
508:反向偏置電阻
510:接觸電阻
600:I-V曲線
602:水平Vd軸
604:垂直Id軸
606:實線
608:電流I0
610:電流I1
612、614、616、618:水平軸位置
700:方法
702、704、706、708、710、712、716、718:步驟
714:接觸點
606A:虛線
第1圖係根據本發明之實施例而繪示之在晶圓測試設置中自動化測試機台(ATE)與矽晶圓之間的機械介面方框圖。
第2圖係根據本發明之實施例而繪示的於封裝測試設置中自動化測試機台(ATE)與封裝積體電路之間的機械介面方框圖。
第3圖係根據本發明之實施例而繪示的ATE的結構方框圖。
第4圖係根據本發明之實施例而繪示的積體電路中的靜電放電(ESD)防護電路示意圖。
第5圖係根據本發明之實施例而繪示的二極體之電性模型電路圖
第6圖係根據本發明之實施例而繪示的具有串聯接觸電阻的二極體的電流對電壓(I-V)曲線示意圖。
第7圖係根據本發明之實施例而繪示的一種測試積體電路的方法流程圖。
概述
用於積體電路的自動化測試機台(ATE)通常包含測量單元，以及連接至待測件(DUT)的接腳的電性/機械介面。根據本發明的一些實施例，電性/機械介面於下文將稱為「焊墊介面」，係包含POGO接腳，其通過負載板(可能包含如電阻及電容之負載元件)，以及探針卡(用於測試半導體晶圓，又稱wafer-sort)，或插座，例如零插入力(ZIF)插座(用於測試封裝的積體電路，又稱封裝測試assembly test)以連接至DUT。然而，本發明的實施例不限於上述機械介面。相反地，於本發明的實施例中，可使用ATE焊墊介面與DUT焊墊之間的任何形式的機械連接。
根據本發明的一些實施例，ATE可測試複數個DUT，舉例來說，對矽晶圓中的積體電路晶片進行分類，或者於另一個實施例中，對已封裝半導體元件執行最後測試。於一些實施例中，未通過測試之元件係標記為具有缺陷(「壞的」)。於其它實施例中，此測試係包含根據電性表現而將不具備缺陷之設備分到如快速、正常及慢速的容器。
於一些實施例中，ATE係測試大量的設備(舉例來說，矽製造設備進行的晶圓分類中，可以於各個矽晶圓上設有數百或數千個積體電路晶片，且必須每天測試許多晶圓)。為了測試每一個DUT，ATE的焊墊介面單元係機械連接至DUT的焊墊，於DUT的焊墊與ATE之間形成電性低阻接觸，通常藉由附加單元，例如附載板及探針卡來形成此機械連接。
實際上，例如，由於測試設置問題，偶爾一些DUT焊墊可能無法正確連接到焊墊介面。連接問題係可能發生，舉例來說，如果探針卡不平行於晶圓，或者機械饋線未能將元件插入插座中。本發明的實施例提供了用於辨識及校正這些問題的技術。
於一些實施例中，當ATE測試DUT時，ATE開始測試，驗證所有DUT焊墊皆連接至ATE焊墊(此測試於下文中係稱為「連接性測試」)。若連接性測試失敗，可警告操作員以改正問題，然後可重新運轉測試。若連接性測試通過，ATE將繼續運行功能測試(包含時序測試)及其它測試。連接性測試之一個目的係避免由於不良測試設置而拋棄良好的DUT。
連接性測試係檢查DUT焊墊有連接至AET，可能容易進行簡單的寬裕度連接性測試(例如，因寬裕度測試係運行的較快速)。舉例來說，於典型的積體電路元件中，各個數位訊號焊墊係通過靜電放電(ESD)防護二極體耦合至正及負電源焊墊。ATE可於焊墊介面訊號焊墊開始的路徑中強行通過電流(例如，100毫安培)，係經由DUT數位訊號焊墊、ESD防護二極體(正向)及DUT電源焊墊，且於焊墊介面電源焊墊處結束。然後，ATE將測量電源焊墊與數位訊號焊墊(焊墊介面單元)之間的電壓。舉例來說，如果在100毫安培的電流下二極體兩 端的正向電壓為0.7V±10%，則大於1.5V的測量電壓係清楚地表示此路徑係為斷路。
然而，此種簡單測試不能檢測出路徑未斷路然而接觸電阻差(例如100ohm)之情形。舉例來說，若探針卡的針被汙染，則可能發生這種情形。於上述實施例中，DUT於之後的測試中失敗，例如功能測試，因額外的100ohm電阻係可能顯著地降低數位訊號焊墊的時序性能。
根據本發明的實施例提供於此，ATE應用連接性測試至數位訊號焊墊，即乘載數位訊號的焊墊。數位訊號焊墊可包含一輸入焊墊或一輸出焊墊(或輸入輸出焊墊)。連接性測試係包含測量接觸電阻(舉例來說，通過檢查包含ESD防護二極體的接觸及正向電阻的電路路徑中的複數個電流-電壓(I-V)點)，其通常足夠小，以允許準確地估計接觸電阻)。若測量電阻大於預期電阻超過一緊裕度，ATE通常會警告操作員(且於操作員改正問題之後，通常係將重複測試)。因此，由於不良的測試設置，可修復由未斷路但仍然顯示出高電阻值的觸點引起的故障，且可顯著降低由於不良測試設置而導致的良好DUT之拋棄。
系統描述
第1圖係根據本發明之實施例而繪示之在晶圓測試中自動化測試機台(ATE)與矽晶圓之間的機械介面方框圖。
測試頭102係由ATE延伸，且包含一焊墊介面單元104，其包含從測試頭延伸的複數個POGO接腳106。
負載板108(通常包含測試時可能需要之負載電阻及電容)，包含一側(第1圖示例性配置中的頂側)的焊墊及另一側(第1圖中的底側)的探針卡110；負載板的焊墊係連線至探針卡的針。
當晶圓112被分類時，測試頭係壓抵在負載板上，POGO接腳與負載板之焊墊建立電性接觸。當測試晶圓(一「晶片」)或複數個晶片中的積體電路時，晶圓係壓抵在負載板，因此，晶片(或晶片組)的焊墊電性連接至探針卡的針，且通過負載板的焊墊連接至焊墊介面的POGO接腳。
第2圖係根據本發明之實施例而繪示的於封裝測試設置中自動化測試機台(ATE)與封裝積體電路之間的機械介面方框圖。
測試頭202從ATE延伸，並包含焊墊介面單元204，其包含由測試頭延伸的POGO接腳206。於一些實施例中，測試頭202係可與第1圖的對應測試頭相同；於其它實施例中，測試頭係不相同。
負載板208(其通常包含測試可能需要的負載電阻及電容)包含位於一側(第2圖的示例性配置中的底測)的焊墊及位於另一側(第2圖中的頂側)的插座210。機械處理器(未繪示)於測試之前將封裝的積體電路212插入插座210之中。於測試之後，機械處理器於插座210中提取積體電路212，且通常將與測試結果相對應的積體電路212添加至良好部件容器(good-parts bin)或拒收部件容器(rejected-parts bin)。
當封裝測試係執行時，將測試頭202壓抵在負載板208，以使POGO接腳與負載板208的焊墊建立電性接觸。因此，當機械處理器將積體電路212插入插座210中，積體電路212的焊墊係電性連接至焊墊介面單元。
可以理解的是，第1圖及第2圖中所示的晶圓測試設置及封裝測試設置係為示例性引用的實施例。根據已揭露的技術的測試設置係不限於上文之描述。於替代性實施例中，舉例來說，可以不使用負載板，且探針卡或插座可 直接連接至焊墊介面。於其它實施例中，類似地裝置係可使用於測試安裝於印刷電路板(PCB)上的積體電路。
如本領域具有通常知識者係可理解，於第1圖及第2圖及如上文所述的晶圓測試設置及封裝測試設置，機械地建立的任何電性連接都容易產生故障，例如不良接觸品質。於晶圓測試設置中，電性連接係包含焊墊介面的POGO接腳與負載板的焊墊之間的接觸，以及探針卡與晶圓上的晶片焊墊之間的接觸。於封裝測試設置中，電性連接係包含焊墊介面的POGO接腳與負載板的焊墊之間的接觸，以及插座與測試中積體電路的焊墊之間的接觸。
若任何接觸點不良，DUT可能無法通過測試，故將降低產量，此外，增加積體電路之平均價格。若探針卡未對準，則可能會拒收整個矽晶圓，且若插座的接腳斷開，則可能會拒絕整批積體電路。
根據本發明的實施例，ATE於測試的早期階段運行的連接測試中檢測到電性連接故障，且可提醒測試操作員維修機械問題並重新運行測試。因此，顯著的減少了由於接觸故障所導致的測試中元件被拒絕之情形。於一實施例中，連接性測試係包含估計非二進位(「軟性」)測量值，此測量值係表示由DUT的各個數位訊號焊墊至DUT的電源焊墊的電阻(如下文所述，於本發明之實施例中，積體電路的數位訊號焊墊係通過二極體連接至電源焊墊)。
第3圖係根據本發明之實施例而繪示的ATE302的結構方框圖300。ATE係耦合至DUT 304，且包含測量電路306及焊墊介面單元308。
測量電路包含測試器的各種電路，其包含電流及電壓源、訊號測量及控制。於一些實施例中，測量電路係包含電腦。
焊墊介面單元係包含可連接(藉由施加機械壓力)至DUT焊墊的POGO接腳310，通常通過負載板及探針卡或插座(未繪示)進行連接。
在一實施例中，DUT的數位訊號焊墊可為乘載例如資料訊號或時脈訊號的數位訊號之焊墊。為運行DUT的數位訊號焊墊的連接性測試，測量電路306通過焊墊介面單元308將已知的電流施加至POGO接腳A，此POGO接腳A係連接至DUT的數位訊號焊墊。電流的回傳路徑係通過連接至DUT的電源焊墊的POGO B。測量單元係測量POGO A及B之間對於已知電流之電壓差，且計算路徑的電阻。
將理解的是，第3圖係繪示ATE 302的結構以及ATE 302與DUT 304之間的連接係以舉例方式引用之實施例。根據所揭露之ATE(以及ATE與DUT的連接)的技術係不限於上文之描述。在替代性實施例中，舉例來說，ATE藉由強加電壓至路徑上並測量電流或通過串聯電阻以施加電壓來執行連接性測試。於一些實施例中，可存在複數個電源焊墊，且ATE係可通過使所有或一些電源焊墊短路，且測量短路之電源焊墊與數位訊號焊墊之間的電阻來執行連接性測。於一個實施例中，連接性測試可包含由數位訊號焊墊至獨立電源焊墊的獨立電阻測量。
根據本發明的實施例，DUT的數位訊號焊墊通常通過靜電放電(ESD)防護二極體而連接至電源焊墊。
第4圖係根據本發明之實施例而繪示的積體電路中的ESD防護結構400的電路示意圖。積體電路的數位訊號焊墊402係耦合至緩衝器404，緩衝器404係可為輸入緩衝器、輸出緩衝器或輸入-輸出緩衝器。此電路係包含二極體406以及408，二極體406係連接至焊墊與正電源(VDD)之間，且係保護積體電路之電 晶體免於受到可能於積體電路焊墊中感應產生之正靜電荷的影響。二極體408係連接至焊墊與負電源(VSS)之間，且用以保護積體電路免於受到負靜電荷的影響。
如本領域之具有通常知識者可理解的是，第4圖所繪示並於上文中描述的ESD防護係為以舉例方式引用之實施例。於替代性實施例中所使用之ESD防護電路係可變化，舉例來說，於一些實施例中，ESD防護可包含兩個以上之二極體，且於一些其它的實施例中，可添加電阻。
於一些實施例中，沒有用於輸出(或是輸入/輸出)的數位訊號焊墊中沒有配置專用ESD防護電路。因輸出緩衝器之電晶體於實際上係為將焊墊連接至電源的二極體。於下文描述中，本案將不區分由積體電路的輸出緩衝器所形成之專用ESD防護電路的二極體與間接防護電路之二極體。
第5圖係根據本發明之實施例而繪示的二極體模型500的電性模型電路圖。此模型係包含理想二極體502(正向電阻係為零，反向電阻係為無窮大)、用於確認二極體正向傳導之臨界電壓的電源504、用於模擬二極體內阻之正向偏置電阻Rf(506)以及於二極體反向偏置時模擬二極體上的漏電之反向偏置電阻Rr(508)，Rr通常大於Rf。
第4圖中的二極體端口(port)係標記為a及b。當二極體連接至ATE時，係添加兩個接觸電阻(Rcontact)510，其係模擬訊號焊墊及電源焊墊(或焊墊)之接觸電阻。
根據本發明的實施例中，測量ESD防護二極體的電阻以及接觸電阻時，由於Rf通常較低(例如，小於10ohm)，故可輕易地檢測較小之接觸電阻的數值。
第6圖係根據本發明之實施例而繪示的具有串聯接觸電阻的二極體的I-V曲線600示意圖。藉由ATE觀察至I-V曲線，因此，二極體模型係包含接觸點的電阻。
水平Vd軸602係表示ATE跨過ESD防護二極體所測量之電壓(即由訊號焊墊至電源焊墊)，且垂直Id軸604係表示通過二極體之電流。實線606係表示當接觸點良好時所觀察之I-V曲線，虛線606A係表示當接觸點鐘的一個(或兩個)不良(例如，探針卡的針被汙染)時的I-V曲線。可以觀察到的是，二極體係處於「截止」區域，當Vd低於閥值(例如0.7V)時僅具有漏電流(通過第4圖的Rr)，且當Vd高於閥值時係處於線性「導通」區域。
為了執行連接性測試，ATE測量包含接觸點即ESD防護二極體之路徑的電阻，且係比較結果與閥值。根據第6圖的實施例，為了測量電阻，測量電路306(第3圖)驅使電流進入二極體，且測量數位訊號焊墊與電源焊墊之間的電壓，以用於兩個電流準位，係分別為電流I0(垂直軸位置608)及電流I1(垂直軸位置610)。[I0,I1]的測量電壓係分別為圖中606之[電壓V0,V1]以及圖中X軸位置608[電壓U0,U1]。電壓V0、V1、U0、U1分別對應水平軸位置612、614、616以及618。
根據本發明的實施例，測量電路可以通過將電壓差V1-V0(或U1-U0)除以電流差I1-I0來運算當二極體處於導通區域時的電阻。此結果可能於DUT類型與DUT的焊墊內之間而變化，但對於相同的DUT類型及相同的焊墊，其結果係彼此相近，因測試了DUT內的相同電路。因此，若收集DUT的焊墊的電阻統計值，係可為DUT的各個焊墊的可接受電阻值界定緊裕度。
由於測量係為差分的，因此將消除測量的固定偏差所造成的誤差。舉例來說，若測量電路所產生之電流I0及I1係因固定偏置而偏移：I0’=I0+bias (1)
I1’=I1+bias (2)則減法運算I1’-I0’=I1-I0係消除偏差的誤差，類似地，於運算V1-V0時，將消除V0及V1於測量中之固定偏置。
差分測量係消除二極體的閥值電壓504的值的不確定性(VON，參閱第5圖)。VON係可能因不同焊墊而變化，然而於運算V1-V0時，偏差係將抵消。
可以理解的是，第6圖中所繪示的I-V曲線及測量I-V之接觸點係為示例性引用的實施例。根據已揭露之技術測量之I-V接觸點係不限於上文之描述。於替代性實施例中，舉例來說，測量電路306係可測量多於兩個的I-V點，測量電路係可施加電壓而非電流，或者測量電路可施加電壓及電流之組合。於一個實施例中，測量電路306可施加具有直流(DC)偏壓之交流(AC)電流且測量AC電壓。
第7圖係根據本發明之實施例而繪示的一種測試積體電路的方法流程圖。此流程圖係由測量電路306執行(且如下所述，由ATE操作員執行)。
此流程係於連接性測試步驟702開始，其中ATE係運行連接性測試(連接性測試係包含電阻的非二進位估計，係將於下文描述)。若步驟702測試失敗，則測量電路將進入警示操作員步驟704，其中測量電路將警示測試操作員，連接性測試係已失敗。操作員係可採取措施以解決問題(例如更換負載板)，並發出訊號控制測量電路繼續運作。
當由操作員指示時，測量電路將進入運行第二連接性測試步驟706，其中測量電路係重複連接性測試。若於步驟706時連接性測試再次失敗，測量電路將進入不良DUT步驟712，其中此DUT係將認定為不良的(舉例來說，於測試數據庫電腦檔案中，晶圓中之晶片之位置處係標記為不良的)。
若於步驟702或步驟706中，DUT通過連接性測試，則測量電路將進入運行功能測試步驟708，其中測量電路將執行DUT的其它測試(功能測試係可根據DUT類型而有變化，其不在本發明之保護範圍內)。若DUT通過步驟708的功能測試，則測量電路係將進入良好DUT步驟710，其中DUT係將認定為良好的。流程係於步驟710或步驟712後結束。
連接性測試步驟702及706之細節係於第7圖右側之方框中繪示。如所解釋的，連接性測試係包含測量數位訊號焊墊中的二極體的電阻，且通過將測量的電阻與具有窄裕度之預期電阻進行比較以確定電阻是否符合規範。
於取得I-V接觸點714處，測量電路係強加兩個電流(第6圖中的I0及I1)通過二極體且測量二極體兩端之電壓。測量電路係進入運算電阻步驟716以計算電阻，舉例來說，藉由將兩個電壓之間的差值除以兩個電流之間的差值。接下來測量電路係進入比較電阻與閥值步驟718，其中於連接性測試失敗的情形下，測量電路係檢查電阻是否大於預期電阻值(具有相對窄的預設裕度)。若電阻不高於預期電阻超過預設裕度，則視為通過連通性測試。
因此，根據本發明的實施例，測量電路306運行連接性測試，其中至少兩個I-V接觸點係測量以獲得包含數位訊號焊墊及接觸點的ESD防護二極體的路徑的電阻的非二進位測量值。若電阻值大於預期電阻，則DUT係未通過測試，且於功能測試中連接不良失敗的DUT係將顯著地減少。
可以理解的是，第7圖的流程圖所繪示的測試方法係為以舉例方式引用之實施例。根據所揭露之技術的測試方法係不限於上文之描述。於替代性實施例中，舉例來說，連接性測試係可表示訊號焊墊短路於一個或兩個電源(且於此種情形中，測量電路係將由步驟702直接地跳出至步驟712，表示DUT係未通過測試)。於另一個實施例中，若先前之連接性測試失敗，則可運行兩個以上之連接性測試。於其它實施例中，當沒有操作員，且若連接性測試失敗，測量電路可嘗試自動地改善連接(例如，通過在插座中提取及重新插入DUT)。
第1圖至第7圖中於上文中所描述的ATE 300、測量電路306、焊墊介面單元308、測試裝置100及200、ESD防護結構400、二極體模型500、IV曲線600及方法700的結構係僅為示例性實施例。根據本發明之實施例係不限於以上描述。測量電路306可包含FPGA、ASIC或FPGA及ASIC的組合；測量電路306的功能係可藉由硬體、軟體或硬體及軟體的組合來實現。於一些實施例中，測量電路306係可包含通用可程式化處理器，其係以軟體編程以執行本案描述之功能。舉例來說，可藉由網路以電子形式將軟體下載至處理器，或可替代地或另外地，將其提供及/或儲存於非暫時性有形介質上，例如磁性、光學或電子記憶體。
因此，應當理解的是，上述實施例係作為示例性引用，且本發明係不限於上文所特別示出及描述的內容。本發明之範圍係包含上文描述的各種特徵之組合及子組合。本領域具有通常知識者於參閱前面描述時係將習知技術中沒有揭露的變化及修改。於本專利申請中藉由引用併入之文件係應視為本申請之組成部分，除非這些併入的文件中，係以與本說明書中明確或隱含之定義相互衝突的方式定義任何術語，則應考慮本說明書中的定義。
100:機械介面、測試裝置
102:測試頭
104:焊墊介面單元
106:POGO接腳
108:負載板
110:探針卡
112:晶圓

Claims (10)

  1. 一種用於自動測試電子元件之裝置，包含：一焊墊介面單元，係配置為連接該電子元件之複數焊墊；及一測量電路，其係配置用於：選擇該電子元件中的一電路路徑，該電路路徑係藉由該複數焊墊中的一數位訊號焊墊而傳遞，該數位訊號焊墊係配置為乘載一數位訊號；藉由使用該焊墊介面單元執行一電流-電壓量測，估計一代表該電路路徑的一電阻的一非二進位測量值，其中該非二進位量測值為該電子元件之該數位訊號焊墊至一電源焊墊之間的電阻值；以及基於該非二進位測量值，確認該數位訊號焊墊是否通過測試。
  2. 如請求項1所述之裝置，其中該電路路徑係延伸於該電子元件的該數位訊號焊墊與一電源焊墊之間。
  3. 如請求項1所述之裝置，其中該電路路徑係包含該電子元件的一靜電放電(ESD)防護二極體，且其中該測量電路係配置為於至少一該靜電放電防護二極體上執行該電流-電壓量測。
  4. 如請求項1所述之裝置，其中，於執行該電流-電壓量測時，該測量電路係配置為將兩個或複數個不同的電流-電壓工作點應用於該數位訊號焊墊。
  5. 如請求項1所述之裝置，其中，回應確認該數位訊號焊墊通過測試，該測量電路係配置為應用一附加測試至該電子元件。
  6. 一種用於自動測試電子元件之方法，該方法係包含：選擇該電子元件中之一電路路徑，該電路路徑係藉由該電子元件之一 數位訊號焊墊而傳遞，該數位訊號焊墊係配置為乘載一數位訊號；藉由執行一電流-電壓量測，估計一代表該電路路徑的一電阻的非二進位測量值，其中該非二進位量測值為該電子元件之該數位訊號焊墊至一電源焊墊之間的電阻值；以及基於該非二進位測量值，確認該數位訊號焊墊是否通過一連接性測試，當該連接性測試不通過時，重新連接該數位訊號焊墊至一焊墊介面單元，且重複執行該電流-電壓量測至該數位訊號焊墊通過該連接性測試。
  7. 如請求項6所述之方法，其中該電路路徑係延伸於該電子元件的該數位訊號焊墊與一電源焊墊之間。
  8. 如請求項6所述之方法，其中該電路路徑係包含一靜電放電(ESD)防護二極體，且其中估計該非二進位測量值係包含於至少一該靜電放電防護二極體上執行該電流-電壓量測。
  9. 如請求項6所述之方法，其中執行該電流-電壓量測係包含應用兩個或複數個不同的電流-電壓工作點至該數位訊號焊墊。
  10. 如請求項6所述之方法，係包含應用一附加測試至該電子元件，以回應確認該數位訊號焊墊通過該附加測試。
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