JP2012242129A - 半導体試験装置及び半導体試験方法 - Google Patents

Abstract

【課題】多数の内部回路を同時に動作させることで、半導体装置の電源電圧が降下する場合がある。その結果、本来は良品である半導体装置が不良品と判定され、歩留りが悪化するという問題がある。そのため、電圧降下の影響を考慮し、試験規格を補正する半導体試験装置及び半導体試験方法が望まれる。
【解決手段】半導体装置は、被試験対象の半導体装置上の第１の測定点における第１の電圧の測定が可能な第１のプローブと、第１の測定点とは異なる第２の測定点における第２の電圧の測定が可能な第２のプローブと、予め定められている試験規格電圧では、半導体装置が動作しない場合に、第１及び第２の電圧に基づいて試験規格電圧を補正する制御部と、を備えている。
【選択図】図１

Description

本発明は、半導体試験装置及び半導体試験方法に関する。特に、プローブカードを用いた半導体試験装置及び半導体試験方法に関する。

半導体装置の製造過程は、シリコンウエハ上に集積回路を形成する前工程と、半導体ウエハから半導体装置を切り出し、パッケージ基板へ実装していく後工程に分けることができる。前工程を終えた半導体ウエハに対して電気的特性、機能、構造等の特性試験（ウエハ試験）が実施される。ウエハ試験の実施には、プローブカードを備えた半導体試験装置を使用する。

ウエハ試験で実施する試験項目にはスキャン試験が含まれる。スキャン試験は、故障モデルに基づき生成されたテストパタンを使用し、半導体装置の機能ではなく構造に着目して実施される試験である。スキャン試験は、被試験対象の論理回路が正常に動作せず、特定の論理レベルに固定されてしまうスタック故障を検出するために実施される。

しかし、動作の高速化及び微細化が進んだ近年の半導体装置においては、論理回路の遅延を管理する必要性（半導体装置の遅延不良を除去する必要性）が高まってきた。そこで、スキャン試験の考え方を取り入れ、半導体装置の遅延故障を検出するディレイスキャン試験等が実施されている。

ここで、特許文献１において、半導体ウエハ上に形成された複数の半導体装置のコンタクト試験をする際に、良品及び不良品それぞれの半導体装置のコンタクト電圧の最大値の電圧差を求め、コンタクト電圧が試験規格から外れた半導体装置に対し、上述の電圧差に基づいて試験規格を補正し、半導体装置の再試験を行う技術が開示されている。

さらに、特許文献２において、半導体装置の電源線等にボンディングするためのボンディングパッドに加えて、テストパッドを複数設けることで半導体装置の構造不良を検査する技術が開示されている。

特開２０１０−０８０７４２号公報 特開２００２−２８９６５８号公報

なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。

上述のディレイスキャン試験を初めとした半導体装置の遅延故障を検出する試験では、被試験対象となる半導体装置の電源電圧の降下が起きやすいという問題がある。ディレイスキャン試験を迅速かつ効率的に実施するためには、半導体装置が通常予定している回路よりも多数の内部回路を動作させる必要があるためである。その結果、ディレイスキャン試験の実施時には、通常動作時よりも多くの電流が流れることで半導体装置の電源回路に大きな負荷がかかり、半導体装置の電源電圧が降下する。電源電圧が降下すると、ディレイスキャン試験を実施している際の半導体装置が動作できる下限の電圧（最低動作電圧）が、通常動作している際の最低動作電圧よりも高くなる。

一方、半導体装置には、半導体装置の正常動作が保障できる電圧（動作保障電圧）が定められている。ディレイスキャン試験は、動作保障電圧で半導体装置を動作させた時に、半導体装置の遅延が予め定められた範囲に収まっているか否かを確認する目的を有しており、テストパタンを実行し、期待値が測定されるか否かで良否の判定を行う。なお、実際には、動作保障電圧に対して一定のマージンを確保した電圧を試験規格電圧と定め、この試験規格電圧を用いてディレイスキャン試験を実施することが多い。

上述のように、ディレイスキャン試験等が実施されている半導体装置では、通常よりも多数の内部回路が同時に動作しており、半導体装置が動作可能な電圧（最低動作電圧）の下限値が上昇する。従って、ディレイスキャン試験時の最低動作電圧が試験規格電圧よりも高いと、そのような半導体装置は不良品（遅延不良）と判定されてしまう。そのため、ディレイスキャン試験等を実施している際に、最低動作電圧が試験規格電圧よりも高いことを理由とした不良の発生する確率が、他の試験を実施した場合よりも高くなる。なお、ディレイスキャン試験時の最低動作電圧は、ディレイスキャン試験の測定結果に対してバイナリサーチ（二分探索）、ｓｈｍｏｏデータ採取等の特性解析手法を用いることで抽出できる。

しかし、このような理由で不良と判定された半導体装置は、ディレイスキャン試験という特殊な状況下で動作しているため、不良品と判定されてしまうが、通常予定されている回路を動作させる際には何ら問題はない。従って、このような半導体装置も良品として判定されるべきであり、不良品と判定すると半導体装置の歩留りが低下してしまう。以上のとおり、半導体装置のウエハ試験の実施には、解決すべき問題点が存在する。そのため、半導体装置の電源電圧の降下を考慮して試験を実施し、良品を不良品と判定しない半導体試験装置及び半導体試験方法が、望まれる。

本発明の第１の視点によれば、被試験対象の半導体装置上の第１の測定点における第１の電圧の測定が可能な第１のプローブと、前記第１の測定点とは異なる第２の測定点における第２の電圧の測定が可能な第２のプローブと、予め定められている試験規格電圧では、前記半導体装置が動作しない場合に、前記第１及び第２の電圧に基づいて前記試験規格電圧を補正する制御部と、を備える半導体試験装置が提供される。

本発明の第２の視点によれば、特性試験を実施し、被試験対象である半導体装置の良否を判定すると共に、前記不良品が前記特性試験を再度実施することによって、良品となる可能性があるか判定する第１の工程と、前記半導体装置が前記特性試験を再度実施することによって、良品となる可能性がある場合に、前記半導体装置上の第１の測定点における第１の電圧と前記第１の測定点とは異なる第２の測定点における第２の電圧とに基づいて、前記特性試験を実施する際の試験規格電圧を補正する第２の工程と、補正後の前記試験規格電圧を用いて、前記特性試験を実行し、前記半導体装置の良否を判定する第３の工程と、を含む半導体試験方法が提供される。

本発明の各視点によれば、半導体装置の電源電圧の降下を考慮して試験を実施し、良品を不良品と判定しない半導体試験装置及び半導体試験方法が、提供される。

本発明の実施形態の概要を説明するための図である。 本発明の第１の実施形態に係る半導体試験装置の構成の一例を示す図である。 図２に示すテスタの内部構成の一例を示す図である。 図２が示す半導体試験装置が試験対象とする半導体装置の正面図の一例を示す図である。 図２に示す半導体試験装置の動作の一例に示すフローチャートである。

初めに、図１を用いて実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。

上述のように、多数の内部回路を同時に動作させることで、半導体装置の電源電圧が降下する場合がある。その結果、本来は良品である半導体装置が不良品と判定され、歩留りが悪化するという問題がある。そのため、電圧降下の影響を考慮し、試験規格を補正する半導体試験装置及び半導体試験方法が望まれる。

そこで、一例として図１に示す半導体試験装置を提供する。図１に示す半導体試験装置は、被試験対象の半導体装置上の第１の測定点における第１の電圧の測定が可能な第１のプローブと、第１の測定点とは異なる第２の測定点における第２の電圧の測定が可能な第２のプローブと、予め定められている試験規格電圧では、半導体装置が動作しない場合に、第１及び第２の電圧に基づいて試験規格電圧を補正する制御部と、を備えている。

図１に示す半導体試験装置は、半導体装置上の第１の測定点と第２の測定点のように、半導体装置上の異なる点で電源電圧を測定し、これらの電圧に基づいて半導体装置の電圧降下の度合いを算出する。電圧降下の度合いとは、多数の内部回路を同時に動作させたことによる電圧降下への影響度を意味する。従って、同時に動作させる内部回路が増加すれば電圧降下の度合いが増すことになる。第１の電圧と第２の電圧によって、算出した電圧降下の度合いから、試験規格電圧を補正する。その後、再試験を行い、半導体装置の良否を判定する。

例えば、第１の電圧として半導体装置のＩＯ領域における動作電圧を、第２の電圧として半導体装置の中央付近の動作電圧を、測定することを考える。半導体装置の電源回路は、半導体装置の外周部（ＩＯ領域）に配置されることが多く、ＩＯ領域から内部回路に動作電圧が供給される。ここで、実際に内部回路に供給される電圧は、ＩＯ領域と内部回路間の配線容量、配線負荷によって低下する。従って、半導体装置の中央付近の電圧はＩＯ領域の電圧と比較して、低くなることが多い。即ち、半導体装置の中央付近の電圧が、多数の内部回路を同時に動作させた際に強い影響を受ける。

そこで、第１の電圧と第２の電圧を用いて、電圧降下の度合いを算出し、半導体装置の中央付近に配置された内部回路が動作できる電圧に、試験規格電圧を補正する。補正後の試験規格電圧を使用して、再試験を行うことで、本来は良品と判定されるべき半導体装置を救済し、歩留り向上を実現する。

［第１の実施形態］
次に、本発明の第１の実施形態について、図面を用いてより詳細に説明する。図２は、本実施形態に係る半導体試験装置１の構成の一例を示す図である。図２に示す半導体試験装置１は、テスタ１０と、テスタヘッド２０と、プローブカード３０と、ウエハチャック４０から構成されている。さらに、図２にはウエハチャック４０により固定された半導体装置５０が示されている。半導体試験装置１は半導体装置５０に対しウエハ試験を実施する。

テスタ１０は、テスタヘッド２０及びプローブカード３０を制御し、半導体装置５０に対するウエハ試験を実現する。より具体的には、テスタ１０はケーブル１１を介してテスタヘッド２０及びプローブカード３０に制御信号を出力すると共に、試験結果である測定信号を受信する。なお、テスタ１０は上述の制御部に相当する。

図３は、テスタ１０の内部構成の一例を示す図である。テスタ１０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１０１と、メモリ１０２と、記憶部１０３と、操作部１０４と、表示部１０５から構成されている。ウエハ試験を実施する際に必要となるテストパタン等は記憶部１０３に記憶され、ＣＰＵ１０１がテストパタンに従った制御を行う。メモリ１０２はＣＰＵ１０１が動作する際の一次記憶媒体として機能する。ユーザが行う操作を操作部１０４から受け付け、ユーザの操作に必要な情報は表示部１０５に表示する。

テスタヘッド２０は、テスタ１０とプローブカード３０を電気的に接続するインターフェイスとして機能する。テスタヘッド２０には、テスタ１０から受け付けた制御信号から半導体装置５０に印加する試験信号を生成するドライバ等が含まれている。

プローブカード３０は、テスタヘッド２０に取り付けられる。プローブカード３０はプローブ針３０１乃至３０３を備えている。プローブ針３０１乃至３０３を半導体装置５０に形成された電極パッドと接触させることで、試験信号の印加及び測定信号の取得を行う。なお、プローブ針３０２、プローブ針３０３が上述の第１のプローブに相当し、プローブ針３０１が上述の第２のプローブに相当する。

ウエハチャック４０により半導体装置５０を固定する。

次に、被試験対象となる半導体装置５０について説明する。図４は、半導体装置５０の正面図の一例を示す図である。半導体装置５０には、電極パッドが複数形成されている。半導体装置５０に形成される電極パッドは、半導体装置５０の任意の場所に形成されるが、図４ではＩＯ領域と中央付近に形成された電極パッドを示している。

電極パッド５０２及び５０３は、ＩＯ領域に形成された電極パッドの１つである。電極パッド５０１は、半導体装置５０の略中央に形成された電極パッドである。プローブ針３０１は電極パッド５０１と接触する。プローブ針３０２及び３０３は、それぞれ電極パッド５０２及び５０３と接触する。なお、図２には、プローブ針３０１乃至３０３の３本が図示されているが、プローブカード３０は、半導体装置５０に形成されている各電極パッドに対応したプローブ針を備えるものとする。

次に、半導体試験装置１の動作について説明する。動作の説明にあたっては、単一の半導体装置が被試験対象（試験並列数が１）であるものとして説明する。なお、複数の半導体装置が被試験対象であっても、以下に説明する手順を繰り返すことで対応可能である。本実施形態に係る半導体試験装置１では、各半導体装置それぞれから得られる試験結果のみを使用し、他の半導体装置の試験結果を利用することはないからである。

図５は、半導体試験装置１の動作の一例を示すフローチャートである。ステップＳ０１で、前段の試験が終了する。本ステップで実施される試験には、電圧降下の影響を受けにくい試験が想定される。例えば、オープン・ショート試験等である。これらの試験は、ディレイスキャン試験を初めとした電源電圧の降下が予想される試験の前段階で実施するものとする。

ステップＳ０２では、ディレイスキャン試験等の電源電圧の降下の影響を受けやすい試験を実施する。具体的には、テスタ１０において、ディレイスキャン試験等を実施する動作モードに遷移する。

ステップＳ０３では、テスタ１０において、テストパタンを実行し、半導体装置の遅延量等が予め定められた範囲に収まっているか否かにより、被試験対象である半導体装置５０の良否を判定する。半導体装置５０が良品であれば、ステップＳ０９に遷移する。半導体装置５０が不良品であれば、ステップＳ０４に遷移する。

ステップＳ０４では、テスタ１０において、不良品と判定された半導体装置５０はマージナル（使用可能）不良か否かを判断する。マージナル不良とは、試験結果が試験規格に対して僅かに外れ、不良と判断されたものである。上述のように、ディレイスキャン試験等は、通常動作時と比較して多数の内部回路を同時に動作させている。このような特殊な状況下で動作させている以上、通常動作では良品と判定される可能性が高く、マージナル不良と判定された半導体装置と他の致命的な不良と判定された半導体装置を同一視することは適切ではない。なお、マージナル不良か否かを判定するためには、マージナル不良判定値を定めておく必要がある。本ステップにおいて、半導体装置５０がマージナル不良と判定された場合には、ステップＳ０５に遷移する。マージナル不良でない（致命的な不良）と判定された場合には、ウエハ試験を終了する。

ステップＳ０５では、テスタ１０において、マージナル不良と判定された半導体装置５０の試験結果から、半導体装置５０のＩＯ領域付近の最低動作電圧ＶＤＤ１と、中央付近の最低動作電圧ＶＤＤ２を抽出する。その際に、最低動作電圧ＶＤＤ１は電極パッド５０１以外の電極パッドから取得できる電圧から抽出され、最低動作電圧ＶＤＤ２は電極パッド５０１から取得できる電圧から抽出される。最低動作電圧ＶＤＤ１及びＶＤＤ２の抽出には、バイナリサーチ（二分探索）、ｓｈｍｏｏデータ採取等の特性解析手法を用いる。即ち、ディレイスキャン試験等では、試験規格電圧を半導体装置５０に供給しつつ、動作周波数を可変し、測定結果を収集する。この測定結果に対し、上記の特性解析手法を適用することで最低動作電圧ＶＤＤ１及びＶＤＤ２を抽出する。

ステップＳ０６では、ディレイスキャン試験等における最低動作電圧に関する試験規格電圧を一時的に補正する。補正は次の式（１）に基づいて行われる。

ＶＤＤＢ＝ＶＤＤＡ＋（ＶＤＤ２−ＶＤＤ１） ・・・（１）

なお、ＶＤＤＡは補正前の試験規格電圧であり、ＶＤＤＢは補正後の試験規格電圧である。最低動作電圧ＶＤＤ１は、ＩＯ領域付近の電圧から算出しているため、多数の内部回路が同時に動作する影響は殆ど受けないものと推定できる。一方、最低動作電圧ＶＤＤ２は、半導体装置５０の中央付近の電圧から算出しているため、多数の内部回路が同時に動作する影響を強く受け、最低動作電圧ＶＤＤ１よりも高い電圧が算出される。従って、最低動作電圧ＶＤＤ２とＶＤＤ１との差分が、多数の内部回路を同時に動作させた影響（電圧降下の度合い）とみなすことができる。この差分を試験規格電圧に加算することで、多数の内部回路を同時に動作させることの影響を排除する。

ステップＳ０７では、補正後の試験規格電圧ＶＤＤＢを用いてマージナル不良と判定された半導体装置５０の再試験を実施する。

ステップＳ０８では、試験結果から半導体装置５０が良品か否か判定する。良品の判定であれば、ステップＳ０９に遷移する。不良品の判定であれば、ウエハ試験を終了する。

ステップＳ０９では、ウエハ試験において実施する全ての試験が終了しているか否か判断する。全ての試験が終了していれば、ウエハ試験を終了する。実施していない試験が存在すれば、実施していない試験を実施（ステップＳ１０）後、ウエハ試験を終了する。

ステップＳ１０で実施する試験には、ピンリーク試験等の電源電圧の降下の影響を受けにくい試験を行うのが望ましい。

なお、本実施形態では、中央付近に１つの電極パッドを形成した半導体装置５０を用いて、半導体試験装置１の動作について説明した。しかし、電圧降下の度合いを検出するための電極パッドは、中央付近の１つの電極パッドに限られるものではない。被試験対象となる半導体装置のレイアウトによっては、中央付近以外にも複数の内部回路を動作させた場合の影響が現れる場合がある。そのような場合には、中央付近以外に電極パッドを設け、最低動作電圧を算出し、試験規格電圧の補正に用いる。その結果、より正確な電圧降下の度合いを算出することができる。

また、複数の電極パッドを使用して電圧降下の影響の度合いを算出することもできる。その際の補正値の算出には、複数の電極パッドから得られる最低動作電圧の中から最大値を採用することや、平均値を採用することが考えられる。複数の電極パッドを使用することで、より正確な電圧降下の度合いを算出することができる。

以上のように、ディレイスキャン試験等において、電源電圧の降下の度合いを算出するために、中央付近に電極パッドを備えた半導体装置５０を使用する。ＩＯ領域付近の電圧と中央付近の電圧から、半導体装置５０の電圧降下の度合いを算出する。その後、式（１）に示す試験規格電圧の補正を実行し、再試験を自動的に実施する。

その結果、本来は良品として判定されるべき半導体装置を、再試験において正しく良品と判定し、ウエハ試験での歩留りを向上させる。

なお、特許文献１で開示された技術においても、試験規格電圧を補正しているが、ＩＯ領域付近の電圧を用いているにすぎないため、電圧降下に対応して試験規格電圧の補正が行えるわけではない。さらに、特許文献１で開示された技術は、複数の半導体装置を並列に測定し、その結果を利用することが前提になっている。そのため、単一の半導体装置を被試験対象とする場合には適用することができない。しかし、本実施形態に係る半導体試験装置１では、単一又は複数の半導体装置いずれであっても対応可能である。

また、特許文献２で開示された技術では、任意の場所にテストパッドを設けているが、電圧降下を考慮し、試験規格の補正を行うものではない。

なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１ 半導体試験装置
１０ テスタ
１１ ケーブル
２０ テスタヘッド
３０ プローブカード
４０ ウエハチャック
５０ 半導体装置
１０１ ＣＰＵ
１０２ メモリ
１０３ 記憶部
１０４ 操作部
１０５ 表示部
３０１〜３０３ プローブ針
５０１〜５０３ 電極パッド

Claims (7)

1. 被試験対象の半導体装置上の第１の測定点における第１の電圧の測定が可能な第１のプローブと、
   前記第１の測定点とは異なる第２の測定点における第２の電圧の測定が可能な第２のプローブと、
   予め定められている試験規格電圧では、前記半導体装置が動作しない場合に、前記第１及び第２の電圧に基づいて前記試験規格電圧を補正する制御部と、
   を備えることを特徴とする半導体試験装置。
2. 前記制御部は、前記半導体装置が動作しないことにより、前記半導体装置を不良品と判定した場合に、補正後の前記試験規格電圧を用いて、不良品と判断した特性試験を再実施する請求項１の半導体試験装置。
3. 前記制御部は、前記試験規格電圧に、前記第２の電圧から前記第１の電圧を減じた値を加算することで、前記試験規格電圧を補正する請求項１又は２の半導体試験装置。
4. 前記第２の測定点は、前記半導体装置の略中央に位置している請求項１乃至３のいずれか一に記載の半導体試験装置。
5. さらに、前記第１及び第２のプローブを含み、前記制御部と接続されたプローブカードを備え、
   前記第１及び第２のプローブは、前記第１及び第２の測定点に形成された電極パッドと接触することで、前記第１及び第２の電圧を測定し、
   前記制御部は、前記プローブカードを介して取得した前記第１及び第２の電圧から、前記半導体装置の内部回路を同時に動作させた際に生じる電圧降下の度合いを算出し、前記電圧降下の度合いに基づいて前記試験規格電圧を補正する請求項１乃至４のいずれか一に記載の半導体試験装置。
6. 前記特性試験は、ディレイスキャン試験である請求項２乃至５のいずれか一に記載の半導体試験装置。
7. 特性試験を実施し、被試験対象である半導体装置の良否を判定すると共に、前記不良品が前記特性試験を再度実施することによって、良品となる可能性があるか判定する第１の工程と、
   前記半導体装置が前記特性試験を再度実施することによって、良品となる可能性がある場合に、前記半導体装置上の第１の測定点における第１の電圧と前記第１の測定点とは異なる第２の測定点における第２の電圧とに基づいて、前記特性試験を実施する際の試験規格電圧を補正する第２の工程と、
   補正後の前記試験規格電圧を用いて、前記特性試験を実行し、前記半導体装置の良否を判定する第３の工程と、
   を含むことを特徴とする半導体試験方法。

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