JP6403395B2 - 半導体チップの測定方法および半導体チップ - Google Patents

Description

本発明はプローブカードを用いた半導体ウェハを測定する方法に関し、半導体ウェハ上の半導体チップの機能検査を実施する際の測定装置と測定方法に関する。

半導体チップの電気的特性を測定するためには、プローブ装置に取り付けられたプローブカードを、半導体チップ上にある電極パッドに、プローブカードのプローブ針をコンタクトさせることによりおこなわれる。半導体チップの電気特性検査を行う際には、通常、機能検査を行うテスト項目を実行する前に、プローブ針と電極パッドのコンタクトを確認する検査を行っている。半導体チップ上に設けられた電極パッドは、入出力回路素子に接続されており、それらの素子の特性を測定することによりプローブ針とパッド電極のコンタクト性を判定している。

ところが、電極パッドの表面に比較的厚い自然酸化膜が残っていたり、プロセスで用いた電極保護膜がエッチング不足により比較的に厚く残存していたりする場合、電極パッド上の絶縁膜を、プローブ針で破りコンタクトさせることは可能だが、絶縁膜の残存物が、プローブ針に付着して、パッド電極とプローブ針のインピーダンスが変わる場合が多くみられる。プローブ針によるパッド電極の削りかすやプローブ装置内の異物が付着する場合も同様である。

インピーダンスが変わっても、ＤＣ的には、１Ω以下のコンタクト抵抗となるため、従来からのパッド端子―プローブ針間のコンタクト抵抗を測るテストでは、問題ないと判定されてしまうが、ＡＣ特性において半導体チップの機能検査の測定精度を低下させることがあり、良品を不良品にしてしまう場合が増えてしまう。

図２は、テスタと半導体チップとの接続状態を模式的に表した図である。
半導体チップ８の電気的特性や機能を測定する環境は、テスタ１、プローブカード１３、複数のプローブ針１２と半導体チップ８、複数のパッド４で構成されている。テスタ１は数個の電圧計、電流計、電源とタイミングを制御する回路、ＣＰＵで構成されており、半導体チップの電気的特性試験や機能試験を行う項目が記述された、プログラムを実行して半導体チップ８の検査を実施する。

プローブカード１３は半導体チップ８と平行になるように配置されており、プローブカード１３はテスタ１に接続されて、テスタ１からの信号を半導体チップ８に伝え、半導体チップ８からの信号をテスタ１に伝える役割を担っている。プローブカード１３上には、先端の尖ったプローブ針１２がハンダ付け等で固定され、プローブカード１３は下降することにより、半導体チップ８上のパッド４にコンタクトし、テスタ１からの出力信号を半導体チップ８に伝播し、チップからの出力信号をテスタ１に伝播する機能を有している。

すなわち、プローブカード１３を上下させ、プローブ針１２をパッドにコンタクトさせることにより、テスタとチップは電気的に通電した接続状態を形成し、コンタクトをしないことで未接続状態を作っている。図２には、プローブ針１２と半導体チップ８上のパッド４がコンタクトして、テスタ１が半導体チップ８の電気的特性検査や機能検査を行える状態が描かれている。

通常、アルミで構成されたパッド４にベリリウムや、タングステンの合金で作られているプローブ針１２でコンタクトすると、プローブ針１２の合金にくらべ、アルミは柔らかいので、パッド４のアルミを削るようにしてプローブ針１２がコンタクトし、良好なコンタクトを得ることができる。しかし、パッド４表面は、異常酸化や絶縁物、保護膜の残存物により硬い皮膜が存在することが多いため、プローブ針１２でパッド４にコンタクトした場合、コンタクト性は良くなく、テスタ１からの波形が半導体チップ８内で変形する場合が多い。

たとえば、コンタクト部分のコンダクタンス成分のリアクタンス成分が大きい場合、集積回路２の電源電圧以上の電圧が、半導体チップ８のパッド４から入力し、集積回路２が誤動作して、正確なファンクションテスト（ＩＣ動作機能テスト）が正常にできなくなってしまい、良品ＩＣを不良と判定したり、集積回路２の機能チェックを実施している最中に集積回路２を壊したりしてしまう場合がある。

一般に、上記のような問題を解決するために、集積回路２に過大電圧が入力されるのを防止する回路を設けている。しかし、高周波成分を含む高速なアンダーシュート、オーバーシュートを含む入力信号がパッド４から入力すると、ダイオードのスピードが追従できずに、過大電圧を含む入力信号が集積回路２に直接入力することになってしまう。周波数成分の高い、過大電圧が集積回路２に入力することを防止するためには、周波数成分の高い過大電圧を含む入力信号を検出することが非常に重要になってくる。

また、アルミは柔らかいので、パッド４のアルミを削るようにしてプローブ針１２がコンタクトするので、削りカス１１が発生して、半導体測定環境内に残存するため、削りカス１１がプローブカード１２、プローブ針１３、半導体チップ８、パッド４に付着して、ＡＣ的なコンタクト不良を引き起こす場合もある。

これらの問題を解決するために、プローブカードに用いる半導体ウェハの測定方法及び測定装置では、先行するプローブ針がパッドにコンタクトすることによりパッド上の絶縁膜などの不要な被膜を取り除いて、その後に後続のプローブ針を前記パッドにコンタクトさせて、プローブ針とＩＣチップ上のパッドのコンタクト性を良好にして、測定信頼性を確保しようとしている。（例えば、特許文献１参照）

特開２００７−２３２５３６号公報

しかしながら、これらの方法では、ＤＣ的なコンタクト抵抗を低減することはできても、ＡＣ的なインピーダンスが考慮されておらず、信号に多重化されている高周波ノイズによる波形の変形は考慮されていないので、機能試験の信頼性改善にはつながらない。

また、先行してパッドにコンタクトするプローブ針が、確実にパッド表面の皮膜を取り去るとはかぎらす、削りカスもウェハ測定系内に残留すると考えられるので、十分な測定信頼性が確保されているとは言い難い。
さらに、パッドに必ず２箇所の針跡ができるため、実装工程でワイヤボンディングする際にネック切れを起こしやすくなる。

本発明の目的は、プローブカードを使用して半導体ウェハの電気特性を測定する場合において、各半導体チップの電極パッドの表面に厚い絶縁膜などが形成されている場合でも、プローブ針と半導体チップ上のパッド電極間に良好なコンタクトが形成されたか否かを判定し、ＡＣ的にも良好なコンタクトを形成することで、半導体チップの特性が良好に測定できる測定方法を提供することにある。

課題を解決するために本発明は、半導体チップ内部に、ＩＣ本体の集積回路とは異なるＢＩＳＴ（ＢＵＩＬＴ−ＩＮ ＳＥＬＦ−ＴＥＳＴ）回路をもち、パッドとプローブ針とのＤＣ的なコンタクト試験を実行している間に、半導体チップ内のＢＩＳＴ回路が、各コンタクトにおけるＡＣ的な波形品質を判定して、その結果をテスタに返信する、半導体ウェハの測定方法とした。

また、前記ＢＩＳＴ回路は、ＩＣ本体の集積回路と別の電源で動作することを特徴とする。
また、前記ＢＩＳＴ回路はＩＣ本体の集積回路と別の電源ラインと、ＩＣ本体の動作と分離された個別の制御信号を持ち、パッケージする際にはこれらのパッドはグランドにワイアリングし、動作しないようにすることを特徴とする。

また、前記ＢＩＳＴ回路内に、遅延回路とコンパレータで実現された、微分回路を持つことを特徴とする。
また、ウェハ測定中のテスタが、波形品質に問題がある場合、針当りを複数回おこなうことを特徴とする。

本発明によれば、通常のＤＣ的な針当りの整合性を確認するテストを行っている間に、半導体チップ内にあるＢＩＳＴ回路により、ＡＣ的な波形品質を検出して、結果をテスタに信号を発信し、再針当りを実施することにより、ＡＣ的なインピーダンスの変化を取り去り、問題がなければそのまま次の機能試験を実行するようにしているので、時間がのびることもなく、機能試験の測定信頼性を大幅に向上することが出来る。

このようにパッド電極とプローブ針とのコンタクトを複数回行うことによって、プローブとパッド電極との間の良好な電気的コンタクトをより確実に得ることができ、半導体チップの電気特性の測定精度を向上させることができる。

本発明の実施の形態を示す半導体測定装置図。 本発明の実施の形態を示す接続状態図。 本発明の実施の形態を示すＢＩＳＴ回路図。 本発明の実施の形態を示すタイミング図。

図１は、本発明の半導体チップの測定方法の１実施例であり、半導体測定装置と半導体チップを模式的に表した図である。
本実施例に係る半導体チップの測定方法においては、半導体の特性評価を実施するテスタ１と、測定評価される半導体チップ８内に配置した集積回路２と、テスタ１と半導体チップ８の接点になる複数のパッド４１と、テスタ１と接続している入力信号５と、半導体チップ８上で波形品質を判定するＢＩＳＴ回路３からなる系を用いる。

半導体チップ８上に配置された集積回路２は、半導体としての所定の機能を有する回路で、デジタル回路やアナログ回路またはそれら両方を含んだ回路で構成されていて、複数の入出力信号端子、電源端子、ＧＮＤ端子などを持っており、アルミニウム等の配線で半導体チップ８上のパッド４１に配線している。

ＢＩＳＴ回路３は、半導体チップ８上のパッド４２を介してＢＩＳＴ回路用電源ライン６、ＢＩＳＴ回路制御信号ライン７に接続されており、テスタ１と接続している入力信号５は、半導体チップ８上のパッド４１を介してＢＩＳＴ回路３に接続している。半導体チップ８内で、入力信号５は複数のパッド４１を経由して集積回路２とＢＩＳＴ回路３に配線されているが、反射、減衰等が考慮して結線されている。

本実施例では、ＡＣ的なコンタクト不良が検出された場合には、プローブカード１２を上昇させ、プローブ針１３を洗浄または、研磨シートでクリーニングしたのち、プローブカード１２を下降させて再測定を実施することで、ＡＣ的なコンタクトの改善を行う。

図３は、本発明の実施例で用いるＢＩＳＴ回路をさらに詳細に表した図である。
ＢＩＳＴ回路３はタイミングコントローラ２１、電圧検出回路（ＶＤ）２２、コンパレータ２３、遅延回路２４、と複数個のリレー２５で構成されている。

ＢＩＳＴ回路の制御信号７は、テスタ１から発信される入力信号選択情報７ａ、遅延回路遅延量情報７ｂ、電圧検出回路（ＶＤ）の回路基準電圧選択情報７ｃが、多重化された信号である（各情報となる信号について図４を参照）。タイミングコントローラ２１はＢＩＳＴ回路の制御信号７から、複数本ある入力信号５を選択するためのリレー制御用信号３１を出力し、遅延回路２４には適正な遅延量をセットし、ＶＤ２２には基準電圧値をセットする。ＢＩＳＴ回路の制御信号７は、ＳＰＩプロトコルにより構成される信号で、Ｉ²Ｃ、ＳＰＩ、ＭＩＣＲＯＷＩＲＥなど各種仕様で実現してもかまわない。

タイミングコントローラ２１は、リレー制御と遅延量セットと基準電圧セットを、ＢＩＳＴ回路３が正常に動作するタイミングで発生しＶＤ２２や遅延回路２４、リレー２５をコントロールする。

遅延回路２４は、遅延量を１ｎＳから１００ｎＳまで１ｎＳステップで遅延量が設定できる回路で、リレー２５により選択された入力信号５を設定された遅延量だけ遅延させた信号を作成し、コンパレータ２３の−側に、遅延の無い入力信号５をコンパレータ２３に入力することにより、入力信号５を設定した遅延量で微分した信号を発生させる。

入力信号５の微分量は、ＡＣ的な変異量なので、入力信号５のノイズ成分を信号化したものと考えられ、この信号の値をＶＤ２２で検出することにより、入力信号５の波形品質を検査することが出来る。

以上のタイミングコントローラ２１、電圧検出回路（ＶＤ）２２、コンパレータ２３、遅延回路２４、と複数個のリレー２５から構成されたＢＩＳＴ回路３は半導体チップ上に一式が搭載されていればよく、各パッドにおいてプローブ針とのＡＣ的なコンタクトの確認を順次実施して行く。

図４は、本発明の第一の実施の形態を示すタイミング図である。
テスタ１から、ＢＩＳＴ回路用電源６に所定の電圧を印加すると、ＢＩＳＴ回路３内の回路が動作待機状態になる。

ＢＩＳＴ回路用電源６に電圧を印加してから所定の時間が経ったのち、ＢＩＳＴ回路の制御信号７に、集積回路２の入力信号選択情報７ａ、電圧検出回路（ＶＤ）の基準電圧選択情報７ｂ、遅延回路遅延量情報７ｃをシリアル通信方式でタイミングコントローラ２１に入力する。

本実施形態では、シリアル通信方式として、シリアルＥＥＰＲＯＭなどに用いられているＳＰＩ（シリアル ペリフェラル インターフェイス）通信方式をもちいたが、他の通信方式であるＩ²Ｃ、ＭＩＣＲＯＷＩＲＥなどを用いてもかまわない。

テスタ１から、ＢＩＳＴ回路の制御信号７を受けたタイミングコントローラ２１は、ＶＤ２２に基準電圧値を、遅延回路には遅延量を設定し、選択されたリレー２５をＯＮする。

テスタ１から、テストしたいプローブ針１２とパッド４のコンタクト位置に入力信号５を入力すると、ＢＩＳＴ回路３の遅延回路２４で、設定された遅延をかけられた、数本の信号に分割される。隣り合う遅延量の信号同士を、アナログコンパレータ２３の＋端子と−端子に入力するので、遅延信号の差分を検出していることになり、電気的に入力信号の波形を微分しているのと同様の効果を得ることができる。ここで、波形のひずみ具合と信号の微分波形には相関があるため、波形のひずみ具合が、微分波形の電圧変化である微分信号３２として検出される。

遅延信号の差分を検出するコンパレータ２３の微分信号３２をＶＤ２２において、基準電圧と比較することで、波形の歪が大きいと判断した場合には、検出して、判定信号３３をセットする。この信号は、タイミングコントローラ２１に送られ、ＢＩＳＴ回路の制御信号７に、多重化されてテスタ１に送信される。

この際、ＶＤ２２にセットされる基準電圧が、波形のひずみ具合を決めることになるので、当該測定に求められる波形品質に見合った値を事前に設定することで、ＡＣ的なコンタクトが問題ないことが判定できる仕組みに成っている。

これをパッド４に相当する回数だけ繰り返し、この動作が終了したら、ＢＩＳＴ回路電源６をＧＮＤレベルにして、ＡＣ的なコンタクト検査を終了し、引き続き通常の集積回路２の機能検査を実行する。
ＢＩＳＴ回路の制御信号７に波形のひずみが大きい信号が、テスタ１に検出されたら、テスタ１は、ＡＣ的なコンタクトを改善するオペレージョンを実行する。

本実施例では、ＢＩＳＴ回路の制御信号７に波形品質が悪いことを示すＶＤ２２からの信号が多重化されていた場合、プローブカード１３又はプローブ針１２を上下させ、再コンタクトを行い、プローブ針１２とパッド４のＡＣ的な接触性を改善するオペレーションを実施している。

当該半導体チップ８をパッケージにする際には、ＢＩＳＴ回路の制御信号７とＢＩＳＴ回路用電源６は、ＧＮＤにワイアリングされるので、製品出荷されたあとには、ＢＩＳＴ回路３誤動作による品質不良を発生させないようにしている。

１ テスタ
２ 集積回路
３ ＢＩＳＴ回路
４ パッド
５ 入力信号
６ ＢＩＳＴ回路電源、ＢＩＳＴ回路電源ライン
７ ＢＩＳＴ回路制御信号、ＢＩＳＴ回路制御信号ライン
７a 入力信号選択情報
７ｂ 遅延回路遅延量情報
７ｃ ＶＤ回路基準電圧選択情報
８ 半導体チップ（チップ）
１１ 削りカス
１２ プローブ針
１３ プローブカード
２１ タイミングコントローラ
２２ ＶＤ
２３ コンパレータ
２４ 遅延回路
２５ リレー
３１ リレー制御用信号
３２ 微分信号
３３ 判定信号
４１ パッド
４２ パッド

Claims (5)

1. 集積回路と、
   前記集積回路に設けられた複数のパッドとプローブ針とのコンタクト状態を確認するためのＢＩＳＴ回路と、を有する半導体チップの測定方法であって、
   テスタから前記ＢＩＳＴ回路に電源電圧を印加して、前記ＢＩＳＴ回路を待機状態とするステップ１と、
   前記テスタから前記ＢＩＳＴ回路のタイミングコントローラに、電圧検出回路基準電圧選択情報と遅延回路遅延量情報とを入力するステップ２と、
   前記タイミングコントローラから前記電圧検出回路基準電圧選択情報に基づいて電圧検出回路に基準電圧を、前記遅延回路遅延量情報に基づいて遅延回路に遅延量を設定するステップ３と、
   前記パッドと前記プローブ針をコンタクトさせて、前記テスタから前記集積回路に入力信号を入力するステップ４と、
   前記パッドを通過した前記入力信号を前記遅延回路に入力して、前記パッドを通過した前記入力信号を前記遅延量に基づいて所定の遅延をさせた入力信号を生成するステップ５と、
   前記パッドを通過した入力信号と前記所定の遅延をさせた入力信号とをコンパレータに入力し、差分信号を生成するステップ６と、
   前記電圧検出回路に前記差分信号を入力し、前記差分信号と前記基準電圧とを比較して判定信号を生成するステップ７と、
   前記判定信号を前記タイミングコントローラに送り、ＢＩＳＴ回路制御信号に多重化されて前記テスタに送信するステップ８と、を備え、
   前記ステップ２から前記ステップ８の工程を前記複数のパッドについて繰り返すことを特徴とする半導体チップの測定方法。
2. 前記ＢＩＳＴ回路の前記電源電圧は前記集積回路本体とは別のパッドから供給されることを特徴とする請求項１記載の半導体チップの測定方法。
3. 前記遅延回路は、１ｎＳから１００ｎＳまで、分解能１ｎＳで遅延量を設定できることを特徴とする請求項１または請求項２記載の半導体チップの測定方法。
4. 前記ＢＩＳＴ回路は、前記遅延量の設定、前記電圧検出回路の前記基準電圧の設定、および信号線の選択に関する情報を、一線式の信号プロトコルを利用して行うことを特徴とする請求項１乃至３のいずれか１項記載の半導体チップの測定方法。
5. 集積回路と、
   前記集積回路に設けられた複数のパッドとプローブ針とのコンタクト状態を確認するためのＢＩＳＴ回路と、を有する半導体チップであって、
   前記集積回路は、入力信号を入力するラインを介してテスタと接続され、
   前記ＢＩＳＴ回路は、ＢＩＳＴ回路電源を入力するラインおよびＢＩＳＴ回路制御信号を入力するラインを介して前記テスタと接続され、
   前記ＢＩＳＴ回路は、タイミングコントローラと、リレーと、遅延回路と、コンパレータと、電圧検出回路と、を備え、
   前記タイミングコントローラは、基準電圧を出力するラインで前記電圧回路と接続され、遅延量を出力するラインで前記遅延回路と接続され、リレー制御信号を出力するラインで前記リレーと接続され、
   前記集積回路は、前記パッドを通過した前記入力信号を出力するラインで前記リレーと接続され、
   前記リレーは、前記パッドを通過した前記入力信号を出力するラインで前記遅延回路と接続され、
   前記遅延回路は、前記パッドを通過した前記入力信号を出力するラインおよび所定の遅延をさせた前記パッドを通過した前記入力信号を出力するラインで前記コンパレータと接続され、
   前記コンパレータは、前記パッドを通過した入力信号と前記所定の遅延をさせた前記パッドを通過した前記入力信号との差分信号を出力するラインで前記電圧検出回路と接続されることを特徴とする半導体チップ。

Images