JPH10508108A

JPH10508108A - 集積回路と回路基板トレースとの接続における故障を検出するためのシステム

Info

Publication number: JPH10508108A
Application number: JP9504011A
Authority: JP
Inventors: ハンブリン，マイケル，ダブリュー
Original assignee: ジェンラド，インコーポレイテッド
Priority date: 1995-06-22
Filing date: 1996-06-11
Publication date: 1998-08-04
Also published as: WO1997001102A1; EP0777862A1; US5736862A

Abstract

(57)【要約】ＩＣに固有のＡＣ経路を利用して集積回路（ＩＣ）のピンとそのＩＣが取り付けられた回路基板上のトレースとの間の接続における開路を検出する方法である。ＩＣのピンが接続されたトレースに入力信号が加えられる。ＩＣ中の内部ＡＣ経路は、その信号を別のピンへ伝える。その別のピンが接続されたトレースにおいて、前記入力信号に起因する所定のしきい値を越える出力信号の検出できなかった場合、それはピン−トレース間の接続に故障が存在することを示している。

Description

【発明の詳細な説明】集積回路と回路基板トレースとの接続における故障を検出するためのシステム発明の背景Ａ．発明の分野本発明は、電子回路基板のテストに関し、特に、集積回路（ＩＣ）とその集積回路が接続されるべき基板トレースとの間の開路の検出に関する。電子回路基板か正しく機能することに関するテストは、ここ数十年にわたり自動的に行われており、かかる年月の殆どにおいて、部品ピンとその部品ピンがはんだ付けその他の方法で電気的に接続されるべき基板トラックとの間の開路を検出するために様々なテスト技術が用いられてきた。しかしながら、基板テストの歴史における多くの場合、かかる開路は比較的関心の小さなものであった。開路は、比較的滅多に起こらないものであり、このため、殆どの場合には手動でのプロービングによる開路分析が許容可能なものとなっていた。殆どの大量テストはより自動的な態様で行われるので、本書では「手動での」プロービングについて言及することとする。典型的には、多数のバネプローブ、即ち「ネイル」「ベッド・オブ・ネイル」固定具に基板が配置される。基板は典型的には「ベッド・オブ・ネイル(bed of nail)」固定具に配置される。このベッド・オブ・ネイル固定具では、多数のバネプローブ、即ち「ネイル」が、テスト対象となる基板の底部の個々のノードに同時に接触し、ユーザはそれらのプローブを手動で位置決めする必要はない。次いで、自動回路テスタにおける様々な自動切替機構が前記ネイルを様々な駆動及び検知回路に接続し、前記基板に刺激信号が加えられて、その応答が記録される。これまで、かかる方法は、開放ピンの検出には一般には用いられなかった。これは、ネイルが、通常の「片面」回路基板の「底部」即ち部品のない側に接触するのが一般的だからであり、また、正しいピン接続をテストするための最も簡単な方法が、基板の他方の側にある部品ピン上にプローブを配置して基板トラックに印加された信号がそのピン上に現れるか否かを判定することを伴うものであるからである。しかし、最近では、開放ピンは、一層重大な意味をもつ問題となっている。この重大化の理由は、ピンのピッチがますます細密になってきており、これにより、基板上の正しい位置にピンを精確に位置合わせすることが一層困難となってきたことにある。従って、最近では、テスタの製造者は、開放部品ピンに関する一層自動的なテスト手段を提供することに鋭意努力している。明らかに、最良の方法は、基板の部品側の必要物に対する物理的なアクセスを生じさせる追加的な固定具による複雑性を伴うことなく、ベッド・オブ・ネイル固定具を専ら使用して実施することが可能なものである。基板の部品側への自動式アクセスは、典型的には、いわゆるクラムシェル固定具の使用を必要とするものであり、このクラムシェル固定具は、回路基板の各面用の２つのプローブアレイを使用するものである。かかる構成は、固定具のコスト及びスループット上での不利を強要するものとなる。これは、製造者が従来において片面基板を好んできた理由の大部分を占めるものであり、即ち、片面基板はクラムシェル固定具なしでテストすることが可能である。従って、開放ピンテストの開発における努力は、当初は、単一のベッド・オブ・ネイル・プローブアレイしか必要としない方法に集中し、クラムシェル固定具に依存することなく広範な状況で開放ピンを検出することができる幾つかの方法が開発された。しかし、これまで片面開路テストに馴染みやすいものと立証されることがなかった一定の制限されたテスト状況が幾つか存在する。これらの制限されたテスト状況は、通常は、テスタの機器補充が比較的制限されている場合、及び／又は適当な診断情報を得ることができないカスタムＡＳＩＣ等の部品を基板が使用している場合に生じる。かかる状況における片面開路テストの発見という問題の早期解決が見込みのないものであることが分かり始めたため、テスタの製造者は、結局は、クラムシエル固定具に依存したテストを提供する必要があるという結論に達してしまった。基板の部品側のプロービングに関する考慮事項は、部品のない側について一般的であるものとは異なる。例えば、プローブターゲットとして、部品ピンは遙かに弱いものとなり、場合によっては接触が極めて困難なものとなる。更に、面実装技術（ＳＴ）を用いた部品のピンと実際に接触を行うことは実質的に不可能である。従って、大量開路テストのために提案される部品側のプローブは、通常は非接触型のものとなり、典型的には静電容量型のものとなっている。容量性プローブを用いた典型的なテストでは、問題となる部品ピンが接続されるべきトレースに（一般には部品のない側から）刺激信号が印加される。勿論、そのピンは、集積回路を収容する部品パッケージ中に取り付けられたものであり、そのピンと集積回路との内部接続はリードフレームによって行われることが多い。そのリードフレームは、部品パッケージの上面に隣接して配置された導電性プレートという形の容量性プローブにピン信号を容量結合させることが可能な導電性表面を提供するものである。ここで、接続が正しく行われているか否かを判定するために、容量性開路テスト技術により、基板トラックからピン及びリードフレームを介して容量性プローブまでの経路における直列の静電容量を基本的に測定する。トラックとピンとの間に接続が存在する場合には、その静電容量は基本的には容量性プローブとテスト対象ピンに接続されたリードフレームの脚部との間の静電容量からなる。しかし、不正な接続が存在する場合には、部品ピンとその部品ピンが接続されるべきトラックとの間に遙かに小さな静電容量が介在することになる。その結果、極めて低い直列静電容量が生じ、ひいては極めて高いインピーダンスが生じることになり、これにより、その経路からプローブへと結合される信号が大幅に減衰されることになる。この信号の大幅な欠如は、開放ピンの存在を示すものとして認識され得る。上述のように、種々の容量型検知構成は、回路基板の上側と下側との両方に対するアクセスを提供するテスト用固定具を用いることを必要とするものである。一方、ピンと回路基板との連続性に関するテスト以外の全てのテストは、従来のベッド・オブ・ネイル固定具を介して回路基板の下側にのみアクセスするものであり、必要となる接続を行うのに十分なものである。従って、容量性開路テストを使用する場合には、実質的に一層高価な固定具が必要となる。固定具は、テスト対象となる回路基板に合わせて作成されるので、基板が異なる毎に異なる固定具を用いなければならず、また、基板の上部にアクセス可能な固定具のための付加的なコストが、特に、比較的多数の異なる回路基板を製造する企業にとっては重大な要因となる。更に、最近では、内部接地面と共に製造される集積回路の数が次第に増大している。その接地面は、内部のリードを効果的にシールドするものであり、このため、開路検出のためにそれらのリードと容量結合を行うことが不可能となる。更に、現在では、ＩＣチップを回路基板に直接に（即ち、ＩＣパッケージ中のリードフレームを用いずに）取り付けることが提案されている。この「オンボードチップ」構成は、リードとその上方に位置する容量性プローブとの間で必要とされる容量結合を大幅に削減するものとなり、この場合も、開路検出に容量性プローブを使用することができなくなる。これまでに提案されてきたその他の方法として、ＩＣの殆どのピンがＩＣ中のダイオードに接続されている、という事実を利用したものがある。それらのダイオードは、例えば、過電圧保護ダイオード、バイポーラトランジスタの接合部、ソース−基板間の接合部といったものである。まず、一対のピンであってそれらのピンに接続されているＩＣダイオード間の内部ＤＣ経路が内部に存在する一対のピンを選択する。それらのピンの一方に接続されたトレースに変動するバイアスを加え、他方のピンに接続されたトレースにおける電流の変動を観察する。その変動が所定のしきい値レベルを超えた場合には、それら両方のピンがそれぞれのトレースに接続されているものとみなされる。残念なことに、ＩＣの殆どのピンは、通常はそれと同一の回路基板上の別のＩＣのピンに接続されている。上述のテストを行った結果、それらの別のＩＣのピンに電流が生じることになり、このため、当該テストの信頼性が著しく低下することになる。従って、本発明の目的は、集積回路とその集積回路が取り付けられた回路基板との間の接続における開路を検出するための改善されたシステムを提供することにある。本発明の更に特定の目的は、回路基板に対してその回路基板の一方の側からのみアクセスを行うテスト用固定具と共に使用可能な開路検出システムを提供することにある。本発明の別の目的は、内部接地面を備えたチップについて有効に機能する開路検出システムを提供することにある。本発明の更に別の目的は、リードフレームを備えていない集積回路パッケージについて有効に機能する開路検出システムを提供することにある。発明の説明Ａ．発明の概要本発明は、ＩＣの対をなすピンの間の内部ＡＣ経路を利用したものである。それらの経路は、ＤＣ経路だけでなく、その他の経路、例えば容量結合を伴う経路も含んでいる。このため、問題となるＩＣのピンが接続されるべき回路基板トレースにＡＣ信号が印加され、それと同一周波数で所定しきい値レベルを超える出力信号が、第２のピンに接続されているトレースに現れた場合には、それらの両方のピンがそれそれのトレースに接続されていると推論することができる。これに類似した方法として、非線形の特性を有する部分へとバイアスされたダイオードは、ミキサとして動作して、異なる周波数を有する２つの入力信号が加えられた際にそれらの周波数の和または差を生成することが可能である、という事実を利用したものがある。従って、問題となるＩＣのピンが接続されるべき回路基板トレースに異なる周波数の２つの入力信号が加えられて、第３のピンが接続されるべきトレース上に異なる周波数を有すると共に例えば所定のしきい値レベルを超える出力信号が現れた場合には、それら３つのピンの全てがそれぞれのトレースに接続されていると推論することができる。実際に、信号の印加及び抽出が行われるトレースは、上述のように、同一の回路基板上の別のＩＣに接続されることが多く、その別のＩＣにおけるＡＣ経路にも出力信号が生じることになる。このため、テスト対象となるＩＣのピンの全てが同一の回路基板上の別のデバイスと共通になっている回路基板トレースに接続されることがないようにそれらのピンを選択するのが好ましい。更に、回路基板に対するＩＣの接続に関するテスト手順のセットアップを行う際に、「学習モード」手順を実施する。この「学習モード」手順では、回路基板に対して正しく接続されていることが既知であるＩＣについて第１の組の読み取りが行われ、また、問題となるＩＣのピンと別のＩＣのピンとが両方とも同一の基板上に存在することを伴う第２の組の読み取りが行われる。この第２の組の読み取りは、基板上の別のＩＣからの応答信号を引き出し、それらの信号が、テスト用のピンの組み合わせの選択、及びテスト用のしきい値の設定に用いられる。詳細には、問題となるＩＣのピンのみを用いて得られた学習モード読み取りと、別のＩＣのピンを伴って得られた学習モード読み取りとの間に、様々な出力信号についてのしきい値が設定される。後続のテストルーチンにおいて、前記しきい値を越える信号強度は、回路基板トレースに対するピンの正しい接続を示すものとなり、逆に、そのしきい値を下回るレベルは、接続に欠陥があることを示すものとなる。実質的にテストに伴うピンとそのピンが接続されている回路基板トレースとの間に開路か存在する場台には、同一回路基板上の別のＩＣによってＡＣ経路が与えられている場合であっても出力電圧が低下することを本発明者は発見した。これにより、テスト結果に高度の信頼性が提供され、これは先に提案されたＤＣ経路を使用する場合とは大きく異なる点である。Ｂ．図面の簡単な説明本発明の性質を一層完全に理解するために、以下の詳細な説明では添付図面を参照することとする。同図面において、図１は、回路基板、及びその回路基板をテストする本発明の実施例としてのテスタの概要を示すブロック図であり、図２は、本発明の第２実施例を示すブロック図である。Ｃ．発明の詳細な説明図１には回路基板10が示されており、同図ではその一部のみが図示されている。その回路基板10上には、符号12,14,16で示すような複数のＩＣが取り付けられており、これらのＩＣは、符号18a...で示すような回路基板トレースによって互いに接続され、及び、他の構成要素及び／又はコネクタ（図示せず）に接続されている。より詳細には、ＩＣは、符号12a...,14a...,16a...で示すような、ノード20でトレース18にはんだ付けされた電極を有している。この回路基板10は、包括的に符号22で示す回路基板テスタ上に取り付けられ、この回路基板テスタ22が、回路基板及びその上に取り付けられた構成要素について様々なテストを行う。このテスタ22は、基板が上部に直接取り付けられるベッド・オブ・ネイル固定具24を備えており、この固定具24は、基板10上の様々なトレース18に接触する接点24a...を備えている。次いで、その固定具24がマルチプレクサ26によってテスタ22内の種々の電圧源及び検出器に接続される。マルチプレクサ26は、従来のスイッチングマトリクスといった形をとることが可能なものであり、コントローラ28を動作させるソフトウェア（図示せず）による様々なソース及び検出器の選択可能な接続を提供する。テスタ22は、基板10について多数の異なるテストを行うことが可能なものであり、それらのテストには、本発明が目的とするもの、特に、ＩＣの電極とその電極が接続されている回路基板トレースとの間の開路の検出が含まれている。本書では、入力信号が加えられるピンを「入力ピン」と称することがあり、同様に、出力信号が抽出されるピンを「出力ピン」と称することがある。テスタ22は、そのソース内に、周波数ｆ₁のＡＣ入力信号を生成する信号生成器30を備えている。テスタ22はまた、固定具24からの出力信号をマルチプレクサ 26を介して受信すると共にフィルタリング後の信号を検出器38に送るローパスフィルタ34を備えている。バイアスソース31は、電流制限抵抗33によってマルチプレクサ26からのライン35に接続されている。検出器38は、マルチプレクサ26からの信号における周波数ｆ₁の成分のレベルを検知するように構成されている。信号生成器30、バイアスソース31、及びフィルタ34の機能は、適当なハードウェア回路によって提供されるのが好ましく、一方、検出器38の機能は、従来のディジタル信号処理装置のソフトウェア制御によって行われるのが好ましい。テスタ22はまた、接地ピンまたは電源ビン12g,14g,12s,14s 等を（好適には両方とも）接地へと接続して、テストで使用される信号の戻り経路を提供する。一般に、殆どのＩＣピンは、そのＩＣ中のダイオードに接続されている。これらのダイオードは、入力信号をＩＣ内へと通してそこから出力信号を抽出するためにターンオンされ、即ち、順方向にバイアスされなければならない。信号生成器30によって様々な入力ピンへと供給される電圧は、それらの入力ピンに接続されているＩＣダイオードをターンオンさせるだけの十分な振幅を有している。しかしながら、一般に、その出力信号は、その出力ピンに接続されているＩＣダイオードによって導通を提供するには不十分な振幅のものとなる。バイアスソース 31はこの働きを提供するものである。即ち、バイアスソース31は、マルチプレクサ26によって選択されたＩＣ出力ピンに接続されているＩＣダイオードにバイアスを加える。例えば、信号生成器30はピークピーク電圧４Ｖの入力信号を供給することができ、この場合、その入力電流は50Ωのソース抵抗によって制限される。バイアスソース31は2.5Ｖのバイアスを供給することができ、この場合、抵抗33は10kΩという値を有している。使用されることになる出力信号が信号生成器30と同じ周波数を有しているものと仮定した場合、フィルタ34は、その周波数よりも幾分高めのカットオフ周波数を有していることが好ましい。例えば、信号生成器30の周波数が７kHzの場合、フィルタ34は10kHzといったカットオフ周波数を有することができる。これにより、信号生成器30の周波数の高調波が検出器 38に到達するのが防止されることになる。最初に、この開路検出システムは、テストされることになる形式の既知の良品基板についての学習モードに入る。回路基板トレースに対するＩＣ12の接続に関するテストに焦点を絞り、この開路検出システムは、ＩＣの全てのピンを、(a) それらのピンに接続されたＩＣダイオードの存在及び(b)それらのダイオードの極性についてチェックする。これは、各ピンに一定の極性を有する電圧を印加し、次いでそれとは逆の極性を有する電圧を印加して、それらに対応する電流を検知することにより、達成される。１つのピンが後に１つの出力ピンとして接続される場合には、バイアスソース31の極性は、そのピンに接続されているＩＣダイオードの検出された極性に従い、そのダイオードに順方向バイアスを加えるように設定される。この手順中にピンが導通を呈さない場合には、回路基板トレースに対するそのピンの接続はテストすることができない。また、導通を呈することが分かった場合には、その導通は、同一のトレースに接続された別のＩＣのピンによって与えられたものである可能性がある。ピンのテスト不能性は、当該学習モードの次の段階で確認されることになる。次に、本開路検出システムは、ＩＣ12のピンに接続されているトレースに入力信号を規則正しく加えて、他のピンに接続されているトレースにおける信号を検知する。これらの測定を行う際に、本開路検出システムは、好適には、回路基板トレースによって同一基板上の別のＩＣに接続されているピンの両方についての測定を省略するものとなる。例えば、ピン12a,12cは両方とも、ＩＣ14 のピンに接続された回路基板トレースに接続されているので、それらのピン12a, 12cを伴うテストは存在しないことになる。上述の測定が完了した後、一度にピン12a...を外し、及び再接続して、それらのピンに関する測定を繰り返す。第２の組の測定は、同一の回路基板トレースに接続されている別のＩＣから異なる周波数応答を引き出すものである。次いで、本開路検出システムは、回路基板に対するＩＣ12の接続時または非接続時に行われた個々の測定を比較して、ＩＣ12の各組の測定毎に、回路基板に接続されているＩＣ12のピンに関して得られた出力電圧レベルと、回路基板から外されている個々のピンに関して得られた出力電圧レベルとの間でしきい値を設定する。上述の態様でしきい値を設定するために、過度の時間を浪費することになり、オンボードチップ接続の場合には、回路基板をテストするために使用される信号パターンを生成するために、多数の基板を破壊しなければならないことになる。本発明の好適実施例は、開路基板上の如何なる接続の介在をも必要としないテストパターン及びしきい値設定手順を有するものである。詳細には、各ＩＣ毎に、種々の考え得るピンの組み合わせを用いた初期の１組の測定が上述のようにして作成されるが、各測定毎に、多数の読み取り（例えば50回）が、各々のピン対の組み合わせについて行われる。これらの読み取りの平均及び標準偏差が計算される。各ピン対の入力ピンが、テスト対象ピンとして選択され、その問題となるＩＣの選択されたピンに接続されているピンを有する基板上の別のＩＣが選択される。次いで、(a)問題となるＩＣのピン対の残りのピンと(b)その問題となるＩＣの如何なるピンとも接続されていない第２のＩＣのピンとからなる疑似ピン対について読み取りが行われる。例えば、ＩＣ12 のピン対が入力ピン12aと出力ピン12eとから構成され、テスト用に選択されたピンがピン12aであると仮定する。次いで、この疑似ピン対は、ＩＣ12のピン12eとピン14fとから構成することが可能である。これは、ピン12aがＩＣ14に接続されており、ピン14fがＩＣ12に接続されていないからである。この場合も、多数の読み取りが行われ、それらの平均及び標準偏差が計算される。次いで、２つの平均の差を２つの標準偏差の和で除算することにより、信頼性因子が計算される。この手順は、問題となるＩＣの種々のピンの組み合わせについて繰り返され、次いで、最高の信頼性因子を有するピンの組み合わせが、その問題となるＩＣの開路テストで使用するために選択される。次いで、選択されたテスト測定についてのしきい値が計算される。基本的には、しきい値は、選択された各ピン対毎に、(a)選択されたピンの三つ組(triad)について行われた測定の平均と、(b)対応する疑似ピン対から得られた読み取りとの間となり、このしきい値は、標準偏差に従って重み付けされたものとなる。詳細には、このしきい値は、選択された三つ組について行われた読み取りの平均から、信頼性因子と選択されたピン対について行われた読み取りの標準偏差との積を減算することにより設定される。回路基板のテストの際、ピンは、そのピンを含む選択されたピン対について行われた読み取りがしきい値を越えている場合には、テストに合格したものとみなされる。また、その読み取りがしきい値を越えていない場合には、テストが多数回（例えば50回）繰り返され、これら読み取りの平均がしきい値を越えていない場合には、テストに合格しなかったものとみなされる。ピン対における２つのピンのどちらが不良接続回路基板トレースを有しているのかを確認することが所望される場合には、本開路検出システムは、テストに不合格となったピン対の一方のピンを含む別のピン対をテストすることが可能である。本発明者は、上述のピンの組み合わせ及びテスト用しきい値の選択方法は、個々の回路基板トレースに接続され次いでその回路基板トレースから外されたピンについてテストを行うことにより得られる結果に近接した結果をもたらすものとなる、ということを発見した。同時に、かかる方法はその代替的な方法よりもはるかに迅速で扱い易いものとなる。図２は、２つの入力周波数の使用を伴う本発明の第２実施例を示すものである。この場合、テスタ22は、周波数ｆ₂を有する第２の入力ソース32を備えている。この場合も、バイアスソース31は、出力ピンに接続されている内部のＩＣダイオードをその導電領域へとバイアスするように構成されている。例えば、ソース30,32は両方とも、ピークピーク電圧４Ｖの入力信号を供給し、その入力電流は50Ωのソース抵抗によって制限される。バイアスソース31は2.5Ｖのバイアスを供給することができ、この場合、抵抗33は10k Ωという値を有している。例えば、ピン12a,12bが入力ピンとして選択され、ピン12eが出力ピンとして選択されたものと仮定すると、コントローラ28は、マルチプレクサ26を制御して、ソース30,32を回路基板トレース18a,18bに接続させ、ライン35を回路基板トレース18eに接続させる。ソース30,32からのＡＣ信号は、ピン12eに接続されている内部ＩＣダイオードへと伝搬し、その内部ＩＣダイオードの非線形特性によってヘテロダイン作用がもたらされ、その結果、和の周波数ｆ₁＋ｆ₂及び差の周波数ｆ₁−ｆ₂が生成されることになる。その差の周波数がテストに使用されるものと仮定した場合、検出器38は、その周波数の信号の振幅を検知する。その振幅が所定のしきい値を越える場台には、個々の回路基板トレースに対するピン12a,12b, 12cの接続が良好であるとみなされる。また、その振幅が所定のしきい値を越えない場合には、その接続のうちの１つに欠陥があるものとみなされる。図２に示す実施例で行われるテストのための学習モードは、図１に関連して上述した学習モードと同様のものである。この開路検出システムは、ＩＣ12のピンに接続されている複数対のトレースに入力信号を規則正しく加えて、他のピンに接続されているトレース上の信号を検知する。これらの測定を行う際に、本開路検出システムは、好適には、関連するピンのうちの３つ全てが回路基板トレースによって同一基板上の別のＩＣに接続されている場合の測定を省略する。この場合も、最初の１組の測定が行われるが、この場合には、その各測定は各三つ組即ち３つのピンの各組み合わせについて多数の読み取りを伴うものであり、各測定毎にピン対の各組み合わせについて多数の読み取り（例えば５０回）が行われるものではない。これらの読み取りの平均及び標準偏差が計算される。各三つ組ピンの入力ピンのうちの１つがテスト対象ピンとして選択され、問題となるＩＣの選択されたピンに接続されているピンを有する基板上の別のＩＣが選択される。次いで、(a)問題となるＩＣの三つ組ピンのうちの残りの２つのピンと( b)その問題となるＩＣの如何なるピンとも接続されていない第２のＩＣのピンとからなる疑似三つ組ピンについて読み取りが行われる。例えば、ＩＣ12の三つ組ピンが入力ピン12a,12bと出力ピン12eとから構成され、テスト用に選択されたピンがピン12aであると仮定する。次いで、この疑似三つ組ピンは、ＩＣ12のピン1 2b,12eとピン14fとから構成することが可能である。この場合も、多数の読み取りが行われ、それらの平均及び標準偏差が計算される。次いで、２つの平均の差を２つの標準偏差の和で除算することにより、信頼性因子が計算される。この手順は、問題となるＩＣの種々のピンの組み合わせについて繰り返され、次いで、最高の信頼性因子を有するピンの組み合わせが、問題となるＩＣの開路テストで使用するために選択される。次いで、上述のようにしてしきい値が計算され、それらのしきい値に従って、テスタ対象となる回路基板上の様々なＩＣのピン接続に関するテストが行われる。例えば、図２の実施例における周波数ｆ₁,ｆ₂は、それそれ、40kHz及び33kHz とすることができ、フィルタ34のカットオフ周波数は、それら２つの周波数の差よりも幾分高めに設定するのが好ましい。例えば、フィルタは10kHzのカットオフ周波数を有することができる。これまで用いてきた用語及び表現は、本発明の説明のために用いたものであって本発明を制限するものではなく、及び、かかる用語及び表現を使用することによって、図示及び説明してきた本発明の特徴またはその一部と等価なものを除外する意図は全くなく、請求の範囲に記載の本発明の範囲内で様々な修正が可能であることが分かる。例えば、図２の実施例において、入力ピンのうちの１つが出力ピンとして働くことも可能であり、この場合、三つ組ピンは、２つの物理的なピンで実施されることになる。出力ピンとして働くピンでは、入力電圧は上述の入力電圧よりも実質的に低くなる。例えば、0.2Ｖという値のピークピーク電圧が適切に機能することが発見された。また、バイアス電圧は一層低くなり、典型的には0.5Ｖとなる。この構成の場合、「ローカル」ソースが出力ピンにおいてダイオードをオンまたはオフに切り換え、これにより２つの入力信号の効率的なミキシングが提供される。学習モードは上述のように機能することになるが、この場合、疑似三つ組ピンは、問題となる三つ組ピンの他の物理的な入力ピンが接続されている別のＩＣのピンを含むものとなる。

Claims

【特許請求の範囲】１．ＩＣピンとそのＩＣピンが接続される回路基板トレースとの間の接続における故障を検出する方法であって、Ａ.前記ＩＣの第１のピンが接続された第１の回路基板トレースに第１のＡＣ入力信号を加え、Ｂ.前記ＩＣの第２のピンが接続された第２の回路基板において前記入力信号に起因して前記第２のピンに現れるＡＣ出力信号を検出し、Ｃ.前記出力信号のレベルを所定のしきい値と比較する、という各ステップを含むことを特徴とする、前記方法。２．前記出力信号が前記入力信号と同じ周波数を有している、請求項１に記載の方法。３．第３のピンが接続される第３の回路基板トレースに前記第１の入力信号と異なる周波数を有する第２のＡＣ入力信号を加えるステップを更に含み、前記出力信号が前記第１及び第２の入力信号の周波数の和または差に等しい周波数を有している、請求項１に記載の方法。４．ＩＣピンとそのＩＣピンが接続される回路基板トレースとの間の接続における故障を検出する方法であって、Ａ.前記ＩＣの第１のピンが接続された第１の回路基板トレースに第１の周波数を有する第１の入力信号を加え、Ｂ.前記ＩＣのピンが接続された回路基板トレースに前記第１の周波数とは異なる第２の周波数を有する第２の入力信号を加え、これにより前記ＩＣが前記第１及び第２の周波数の和及び差の周波数を有する出力信号を生成し、Ｃ.前記出力信号が現れる前記ＩＣのピンに接続された回路基板トレースにおける前記出力信号のうちの１つのレベルを検出する、という各ステップを含むことを特徴とする、前記方法。