KR100752448B1 - 집적 회로 웨이퍼와 웨이퍼 테스터 사이의 신호 경로를테스트하기 위한 방법 및 장치 - Google Patents

집적 회로 웨이퍼와 웨이퍼 테스터 사이의 신호 경로를테스트하기 위한 방법 및 장치 Download PDF

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    • G01R31/3167—Testing of combined analog and digital circuits

Abstract

집적 회로(IC) 테스터의 입/출력(I/O)부와 웨이퍼 상의 IC 다이의 테스트 지점을 링크하는 상호접속구조 내의 신호 패스는 연속성, 단락 및 저항성을 위해 기준 웨이퍼 상의 테스트 지점의 동일한 배치를 액세스하는 상호접속구조를 사용하여 테스트된다. 기준 웨이퍼에서의 도체는 테스트 지점의 그룹들을 상호접속시킨다. 다음으로, 테스터는 상호접속구조의 포트의 쌍 사이의 테스트 신호를 이들 신호 패스 및 기준 웨이퍼 내의 상호접속 도체를 통해 송신함으로써 상호접속구조를 통한 신호 패스의 연속성을 테스트할 수 있다. 또한, 테스터 내의 파라메트릭 테스트부는 이의 I/O 포트 쌍 양단에서 강하하는 전압 크기와 I/O 포트 쌍 사이에서 전송되는 전류의 크기를 비교함으로써 상호접속구조를 통해 신호 패스의 임피던스를 결정할 수 있다.
상호접속구조, 신호 패스, 기준 웨이퍼, 테스트 지점

Description

집적 회로 웨이퍼와 웨이퍼 테스터 사이의 신호 경로를 테스트하기 위한 방법 및 장치{METHOD AND APPARATUS FOR TESTING SIGNAL PATHS BETWEEN AN INTEGRATED CIRCUIT WAFER AND A WAFER TESTER}
본 발명은 일반적으로 웨이퍼-레벨 집적 회로(IC) 테스터에 관한 것으로, 특히 IC 테스터를 테스트될 IC 웨이퍼로 상호접속시키는 구조를 통해 신호 경로를 검증하기 위한 방법에 관한 것이다.
많은 집적 회로(IC) 테스터들은 IC가 반도체 웨이퍼 상의 다이 형태 내에 있는 동안 IC를 테스트한다. 일반적 웨이퍼 테스터는 웨이퍼를 테스트하는 회로를 구현시키는 프린트 회로 보드를 구비한 "테스트 헤드"로 불리는 새시를 포함한다. 테스트 회로는 일반적으로 유사한 "채널들"의 세트로 구성되며, 이 각 채널은 웨이퍼 상의 하나의 테스트 지점으로 테스트 신호 입력을 생성시키고 그 테스트 지점에서 생성된 임의의 웨이퍼 출력 신호를 모니터하는데 필요한 모든 회로들을 포함한다. 각 채널이 웨이퍼 테스트 지점과 통신하고, 어떤 채널은 2개의 단방향 포트를 사용하지만 일반적으로 단일 양방향 입/출력(I/O) 포트를 갖는다.
테스트 헤드와 웨이퍼 사이의 상호접속구조는 채널들의 I/O 포트와 웨이퍼 상의 테스트 지점 사이의 신호 경로를 제공한다. 상호접속구조는 다양한 방법으로 테스트 헤드 I/O 포트와 웨이퍼 테스트 지점을 접속시킨다. 예를 들어 상호접속구조상의 테스트 헤드는 이 테스트 헤드로부터 아래쪽으로 확장하는 포고 핀 커넥터의 세트를 통해 상호접속구조의 상부 표면상의 콘택 패드에서 채널의 I/O 포트와 액세스한다. 다음으로, 상호접속구조는 작은 프로브의 세트를 통해 IC 다이의 테스트 지점과 액세스한다. 프로브는 상호접속구조의 하부 표면에 부착되고, 웨이퍼가 상호접속구조 하부의 위치로 움직이는 경우 웨이퍼의 상부 표면상의 콘택 패드와 접속한다. 또한, 프로브는 웨이퍼의 표면상에 형성된 스프링 콘택으로 구현될 수 있고, 스프링 콘택의 팁은 상호접속구조의 하부 표면상의 콘택 패드에 액세스한다.
테스트 헤드가 상대적으로 크기 때문에, 테스터 채널들의 I/O 포트는 이들이 액세스해야만 하는 상대적으로 작은 IC 다이 상의 테스트 지점보다는 훨씬 더 넓은 수평 영역을 통해 분포된다. 따라서 상호접속구조가 어떻게 구현되는 지에 관계없이, 채널 I/O 포트를 웨이퍼 상의 테스트 지점으로 상호접속시키기 위하여 수평 및 수직 방향을 확장하는 많은 신호 경로가 제공되어야만 한다. 따라서 상호접속구조는 하나 이상의 상호접속된 신호 라우팅 층을 포함하는 상대적으로 복잡한 구조를 종종 갖는다. 또한, 상호접속구조를 통한 신호 경로는 작은 저항 또는 커패시터 등의 요소를 포함한다.
웨이퍼를 테스트하기 전에, 상호접속구조가 테스트 헤드와 웨이퍼 사이의 필요한 신호 경로를 제공할 수 있다는 것을 확신시킬 것이다. 예를 들어, 의도된 접속 지점을 갖는 포고 핀 또는 프로브의 잘못된 배치, 및 포고 핀, 프로브 또는 콘택 패드의 브로큰, 미싱 또는 오염, 상호접속구조 내의 내부 층의 콘택 구조 사이의 잘못된 배치, 상호접속구조 내 또는 테스트 헤드 내의 도체 사이의 개방 회로 또는 단락 회로 결함, 또는 상호접속구조를 통한 신호 경로 내의 이산 요소들의 결함 또는 미싱으로 인해 접속 실패가 발생할 수 있다. 또한, 많은 애플리케이션에서, 각 테스트 헤드 I/O 포트와 웨이퍼 상의 대응 테스트 지점 사이의 신호 경로의 저항성이 허용 한계 내에 있다는 것을 증명할 것이다. 컨택터 어셈블리는 특정 저항성을 갖는 신호 경로를 제공하도록 일반적으로 설계되고, 콘택 패드 또는 프로브 또는 포고 핀의 팁 상의 부식 또는 오염 등으로 인해 의도된 저항으로부터의 임의의 변화가 테스트 결과를 왜곡시킬 수 있다.
상호접속구조 내의 신호 경로의 단락, 연속성 및 저항은 작은 프로브를 통해 신호 경로의 반대 종단을 액세스하는 종래의 저항 및 연속성 테스트 장비를 사용하여 제조 공정 중에 일반적으로 테스트된다. 집적 회로 테스터 사용시에 프로브 어셈블리 내의 신호 경로가 후에 실패할 수 있더라도, 테스터로부터 프로브 어셈블리를 주기적으로 제거하고 신호 경로의 연속성과 저항을 수동으로 테스트하는 것은 어렵고 불편하다. 개방 및 단락 회로 신호 경로 실패가 IC 테스트 실패의 특징적인 패턴을 유도하기 때문에, 개방 및 단락 회로 신호 경로 실패는 자주 검출될 수 있거나, 또는 적어도 짐작할 수 있다. 신호 경로가 허용가능한 범위를 벗어나는 저항을 갖는 경우라 하더라도, 웨이퍼 테스트 실패는 선명한 패턴을 나타낼 수 없고, 실패의 원인이 상호접속구조에 있는 경우에 테스트를 실패하여 다이는 부정확하게 거부될 수 있다.
동작 환경에서 상호접속구조를 통해 신호 경로의 단락, 연속성 및 저항을 빠르게 테스트하기 위한 편리한 방법이 요구된다.
상호접속구조는 집적 회로(IC) 테스터의 입/출력(I/O) 포트와 테스트될 IC 웨이퍼의 테스트 지점 사이의 다중 신호 경로를 일반적으로 제공한다. 본 발명의 일 태양에 따라, IC 테스터의 I/O 포트와 웨이퍼의 테스트 지점을 접속하기 위한 상호접속구조의 능력은 이런 I/O 포트를 기준 웨이퍼 상의 테스트 지점의 동일한 배치로 상호접속시키기 위하여 우선적으로 상호접속구조를 이용함으로써 검증된다.
테스트될 웨이퍼와 동일한 크기와 형태인 기준 웨이퍼는 테스트 지점의 그룹들을 링크하는 도체를 포함한다. 테스터가 이의 I/O 포트 중의 하나에서 테스트 신호를 발생시키는 경우, 이 신호는 상호접속 시스템을 통해 기준 웨이퍼 상의 테스트 지점으로 움직인다. 다음으로, 웨이퍼 내의 도체는 이 테스트 신호를 다른 테스트 지점으로 전송한다. 테스트 신호는 상호접속구조를 통해 다시 기준 지점으로부터 IC 테스터의 다른 I/O 포트로 움직인다. 임의의 테스터 I/O 포트로부터 기준 웨이퍼 상의 테스트 지점으로의 신호 경로의 연속성은 테스트 신호를 이 I/O 포트를 통해 기준 웨이퍼로 전송하고, 다른 I/O 포트를 통해 신호가 되돌아가는 것을 찾도록 테스터를 프로그래밍함으로써 테스트될 수 있다.
상호접속구조를 통한 신호 경로의 저항은 이 신호 경로를 통해 링크된 I/O 포트와 기준 웨이퍼 사이에서 알고 있는 전류 신호를 전송함으로써 측정되고 2개의 I/O 포트 사이의 전압 강하를 측정한다. 또한, 2개의 링크된 I/O 포트 양단에 알고 있는 전압을 두어 이들 사이의 흐르는 전류를 측정할 수 있다. 이들 경우에서 2개의 포트 사이의 신호 경로에 대한 시스템의 저항이 테스트 신호 전압 및 전류로부터 계산된다. I/O 포트의 각종의 조합 사이의 저항을 측정하기 위해 이 절차가 반복되는 경우, 접속된 각 테스터 I/O 포트와 웨이퍼 테스트 지점 사이의 경로 저항은 이 결과로부터 계산될 수 있다.
상호접속구조를 통해 선택된 신호 경로와 임의의 다른 신호 경로 사이의 단락은, 기준 웨이퍼를 제거하고 선택된 신호 경로에 테스트 신호를 인가하기 위해 하나의 테스터 채널을 프로그래밍하고 다른 하나의 신호 경로 상의 신호의 상태를 찾기 위해 다른 테스터 채널을 프로그래밍함으로써 테스트될 수 있다.
상호접속 시스템이 IC 테스터의 포트와 테스트될 웨이퍼 상의 테스트 지점 사이에 연속적인 신호 경로를 제공할 수 있다는 것을 증명할 수 있는 수단을 제공하는 것이 본 발명의 목적이다.
상호접속구조를 통해 IC 테스터와 테스트될 웨이퍼 상의 테스트 지점을 링크하는 신호 경로의 저항을 측정하는 수단을 제공하는 것이 본 발명의 다른 목적이다.
본 명세서의 결론부는 본 발명의 요지를 특히 지적하고 뚜렷하게 청구하고 있다. 동일한 참조문자는 동일한 요소를 나타내는 첨부된 도면을 참조하여 본 명세서의 남은 부분을 읽음으로써, 본 발명의 다른 장점 및 목적과 같이 본 발명의 동작 방법 및 조직 둘 다는 당업자에게는 잘 이해될 것이다.
도 1은 종래의 상호접속구조를 통해 웨이퍼 하부 테스트를 액세스하는 일반적인 종래의 집적 회로(IC) 테스터의 테스트 헤드의 간략화된 부분 입면도.
도 2는 일반적인 웨이퍼부의 간략화된 부분 평면도.
도 3은 상호접속구조를 통해 IC 웨이퍼의 패드에 액세스하는 도 1의 테스트 헤드에 의해 구현된 종래 테스터 채널의 간략화된 블럭도.
도 4는 본 발명에 따른 상호접속구조의 하부 표면부의 간략화된 평면도.
도 5는 본 발명에 따른 기준 웨이퍼의 간략화된 평면도.
도 6은 본 발명에 따른 상호접속구조를 통해 IC 웨이퍼 상의 패드에 액세스하는 한 쌍의 테스트 채널의 간략화된 블럭도.
도 7은 경로 저항을 측정하는 경우에 신호가 라우팅되는 것을 통해 경로의 세트를 도시한 도.
도 8은 본 발명에 따른 기준 웨이퍼 부의 다른 실시예를 도시한 개략도.
본 발명은 웨이퍼 레벨 집적 회로(IC) 테스터의 입/출력(I/O) 포트와 테스트될 IC 웨이퍼의 테스트 지점 사이에서 신호를 전송하기 위한 임의의 상호접속구조를 통해 신호 경로를 테스트하는 방법 및 장치에 관한 것이다. 본 발명의 사상이 IC 테스터 아키텍처의 배경에서 가장 잘 이해되므로, 일반적인 IC 테스터 아키텍처가 하기에 간략히 설명된다.
집적 회로 테스터
도 1은 종래의 상호접속구조(14)를 통해 웨이퍼 하부 테스트(12) 상의 테스트 지점을 액세스하는 일반적인 종래 IC 테스터의 테스트 헤드(10)의 간략화된 부분 입면도이다. 도 2는 웨이퍼(12)의 부분 평면도이고, 도 3은 도 1의 테스트 헤드(10) 내에 장착된 테스터 회로의 간략화된 블럭도를 나타낸다. 도 1-3을 참조하면, 테스트 헤드(10)는 웨이퍼(12) 상의 다이(20) 형태로 구현된 IC 상에 디지털 및 아날로그 테스트 둘 다를 실행하는 회로를 구현한 회로 보드의 세트를 가진다. 각 다이(20)는 예로서 다이 구현 회로에 액세스하는 신호 입/출력(I/O)을 제공하는 몇 개의 테스트 지점(21)을 포함한다. 간략화하기 위해, 도 2는 단지 4개의 테스트 지점만을 갖는 것으로 각 다이(20)는 도시되어 있지만, 일반적으로 IC 다이는 훨씬 더 많은 테스트 지점을 갖는다. 테스트 헤드(10)의 I/O 포트(9)는 포고 핀 커넥터(16)의 세트를 통해 상호접속구조(14)의 상부 표면상의 패드에 접속한다.
상호접속구조(14)는 프로브(18)의 세트를 통해 웨이퍼(12) 상의 테스트 지점(21)에 액세스하고 테스트 지점(21)과 프로브(18) 사이의 신호 경로를 제공한다. 예를 들면, 테스트 지점(21)은 웨이퍼(12)의 표면상에 도전성 패드일 수 있고, 이런 경우에 프로브(18)는 상호접속구조(14)의 하부 표면에 부착되고 테스트 지점(21)으로 동작하는 웨이퍼(12)의 표면상에 패드를 접촉하기 위한 팁을 갖는다. 또는 다른 예로서, 프로브(18)는 웨이퍼(12)의 표면상에 패드로 부착된 스프링 콘택트로 구현될 수 있고, 이런 경우에 프로브 팁 자체는 상호접속구조(14)의 하부 표면상의 패드에 의해 접촉되는 "테스트 지점"이 된다.
테스트 헤드(10)는 웨이퍼(12)의 테스트 지점(21)을 액세스하기 위한 테스터 채널(22)의 세트를 구현하는 몇 개의 회로 보드를 갖는다. 각 채널(22)은 디지털 테스트 신호를 대응하는 테스트 지점(21)으로 전송하기 위한 3 상태 드라이버(24) 및 그 패드에서 생성된 IC 출력 신호를 수신하기 위한 비교기(28)를 포함할 수 있다. 디지털 테스트 중에서, 각 채널(22) 내의 프로그램가능한 제어 회로(26)는 신호(TRISTATE 및 DRIVE)를 3 상태 제어에 공급하고 드라이버(24)의 입력을 테스트 지점(21)으로 보내진 테스트 신호의 상태(하이, 로우 또는 3 상태)로 설정하는 것을 유도한다. 제어 회로(26)는 또한 비교기(28)의 입력에 기준 전압(REF)을 제공할 수 있다. 비교기(28)는 IC 출력 신호가 REF 신호보다 높은 지 또는 낮은 지에 대한 신호를 출력 신호(STATE) 제어 회로(26)에 제공함으로써, IC 출력 신호의 논리 상태를 나타낸다.
또한 각 채널(22)은 IC 테스트 지점에서, 예를 들어 누설 전류 테스트 등의 아날로그 테스트를 실행하기 위한 파라메트릭 테스트 회로(30)를 포함할 수 있다. 제어 데이터(MODE)에 의해 제어되는 릴레이(32)의 한 쌍은 디지털 테스트 동안 드라이버 및 비교기(24 및 28)를 채널 I/O 포트(9)에 접속할 수 있고, 또는 파라메트릭 테스트 동안 파라메트릭 테스트 회로(30)를 I/O 포트(9)에 접속시킬 수 있다. 몇몇 테스터 아키텍처에서 단일 파라메트릭 테스트 회로는 몇몇 채널에 의해 공유될 수 있다.
상호접속을 테스트하는 장치
포고 핀(16)이 프로브(18)보다 훨씬 더 넓은 수평영역에 걸쳐 분포되기 때문에, 상호접속구조(14)는 포고 핀(16) 및 프로브(18)를 상호접속시키기 위하여 수평 및 수직 방향으로 확장하는 신호 경로를 제공해야만 한다. 또한, 상호접속구조(14)는 이산 저항 또는 커패시터 등의 성분을 이 신호 경로 내로 포함할 수 있다. 따라서 상호접속구조(14)는 하나 이상의 상호접속된 층 및 성분을 가져서 상대적으로 복잡한 장치일 수 있다. 웨이퍼(12)를 테스트하기 전에, 상호접속구조(14)는 각 테스트 헤드 I/O 포트(9)와 액세스되는 웨이퍼(12) 상의 테스트 지점(21) 사이에 적절한 저항성의 신호 경로를 제공할 수 있다는 것을 확신시킬 것이다.
본 발명에 따라, 상호접속구조(14)를 통해 신호 경로를 테스트하기 위해, 우선 테스트될 웨이퍼와 동일한 크기와 형태인 기준 웨이퍼를 제공하고, 웨이퍼(12)의 표면상의 테스트 지점의 패턴을 모방한 테스트 지점의 패턴을 기준 웨이퍼 표면상에 제공한다. 따라서 기준 웨이퍼가 상호접속구조(14) 하부에 위치하는 경우, 프로브가 올바르게 배치되어 있다고 가정하면, 각 프로브(18)는 기준 웨이퍼의 대응 테스트 지점과 접촉할 것이다. 어떤 경우에는, 하기에 언급되는 바와 같이, 또한 기준 웨이퍼는 그의 표면상에 부가적인 테스트 지점("기준 지점")을 포함할 수도 있다. 기준 웨이퍼 내에 구현된 도체는 기준 웨이퍼의 테스트 지점의 그룹들과 임의로 제공된 기준 지점을 서로 링크시킨다. 또한 필요하다면, 상호접속구조(14)는 테스트 헤드(10) 내의 여분 테스터 채널과 기준 웨이퍼 상의 각 기준 지점을 링크시키기 위해 부가적인 프로브(18) 및 신호 경로를 포함하도록 변경될 수도 있다.
제1 테스터 채널과 기준 웨이퍼의 표면상의 테스트 지점 간의 신호 경로의 연속성을 테스트하기 위해, 제1 테스터 채널이 프로그램되어 I/O 포트에서 테스트 신호, 예를 들어 구형파 신호를 보낸다. 그 테스트 신호가 다음에 상호접속구조(14) 상의 경로를 경유하여 테스트 지점으로 전달된다. 다음 기준 웨이퍼 내의 도체가 웨이퍼 상의 테스트 지점 또는 기준 지점 중 하나에 테스트 신호를 전달한다. 그 다음 테스트 신호는 프로그램되는 제2 테스터 채널의 I/O 포트로 상호접속구조(14)를 통해 다시 전달되어 신호가 I/O 포트에서 나타나는 지를 검출한다. 그래서 제2 테스터 채널이 복귀 신호를 검출했는지의 여부를 결정함으로써 상호접속구조(14)가 제1 테스터 채널과 그에 대응하는 테스트 지점 간의 신호 경로를 제공했는지를 결정할 수 있게 된다. 이하 상술되는 바와 같이, 테스터와 기준 웨이퍼 사이의 다양한 신호 경로의 저항을 측정하기 위해 테스터 내의 파라메트릭 테스트 회로가 또한 이용될 수 있다.
도 4는 기준 웨이퍼 상의 테스트 지점에 접촉하기 위한(작은 원으로 나타낸) 프로브(18)를 포함하는 상호접속구조(14)의 하부 표면부의 간략화된 평면도이다. 본 발명에 따르면, 상호접속구조(14)는 기준 웨이퍼 상의 추가적인 기준 지점에 접촉하기 위한(도 4에서 작은 정사각형으로 표시된) 프로브 세트(36)를 또한 포함하도록 변형된다. 상호접속구조(14)를 통하여 신호 경로 세트(TP, I/O 및 B)는 포고 핀을 경유하여 테스터에 의해 액세스된 상호접속구조(14)의 상부 표면상의 접촉 패드(포고 핀 패드)(39)로 프로브(18 및 36)를 링크한다. 각각의 테스터 채널과 각각의 프로브(18) 사이의 신호 경로의 저항은 도 4에서 저항(42)으로 기호 표현된다. 각 I/O 경로는 신호 테스터 채널 I/O 포트와 웨이퍼 상의 정상 테스트 지점을 액세스하는 대응 프로브(18) 사이에 신호를 전달한다. 그래서 I/O 라인을 액세스하는 테스터 채널은 테스트될 웨이퍼 상의 하나의 테스트 지점에만 액세스한다. 각각의 추가적인 경로(TP)는 기준 웨이퍼 상의 기준 지점을 액세스하기 위한 프로브(36) 중 하나에 여분 테스터 채널을 링크한다. 상호접속구조(14)는 또한 테스터 채널이 하나의 BUS 경로를 경유하여 웨이퍼 상의 몇몇 테스트 지점을 동시에 액세스하도록 몇몇 프로브(18)에 하나의 테스터 채널을 링크하는 "버스 경로"(BUS)를 제공할 수 있다. 이와 같은 두 개의 BUS 경로를 도 4에 나타낸다.
도 5는 도 4의 프로브(18)에 의해 접촉되는 한 세트의 테스트 지점(41)을 포함하는 기준 웨이퍼(38)의 간략화된 평면도이며, 여기서 패드(41)는 테스트될 웨이퍼(12)(도 12)의 표면상의 접촉 테스트 지점(21)의 분포를 모방하도록 배치된다. 기준 웨이퍼(38)는 또한 도 4의 프로브(36)에 의해 액세스된 기준 지점(46)의 추가적인 세트를 포함한다. 기준 웨이퍼(38) 내에 구현된 도체 세트(48)는 기준 지점 및 테스트 지점의 그룹을 링크한다. 상호접속구조(14)를 통해 상호접속구조(14)의 표면상의 패드(39)로 유도되는 신호 경로(I/O, TP 및 BUS)가 또한 도 5에 점선으로 도시되어 있다. 각 도체(48)가 대다수의 테스트 지점(41)을 소정의 기준 지점(46)에 링크할 수 있는 한편, 도체(48)는 공통 BUS 경로에 의해 액세스된 테스트 지점(41)이 별도의 기준 지점(46)에 링크되도록 배열된다.
연속성 테스트
도 1 및 5를 참조하면, 특정 포고 핀 패드(패드 52)에 링크되는 테스터 채널 포트와 웨이퍼 테스트 지점(41) 중 하나의 지점(지점 54) 사이의 특정 I/O 신호 경로(50)의 연속성을 테스트하기를 원한다. 도체(48) 중 하나(도체 55)가 기준 지점(46) 중 하나(지점 56)로 테스트 지점(54)을 링크하고, 그 기준 지점(56)은 또 다른 포고 핀 패드(58)에 링크된다는 점을 주지한다. 포고 핀 패드(52)에 링크된 테스터 채널과 테스트 지점(54) 사이의 경로의 연속성을 테스트하기 위해, 포고 핀 패드(52)에 링크된 특정 드라이버(24)를 제외한 도체(48)에 링크된 모든 드라이버(24)(도 1)를 3 상태가 되도록 IC 테스터를 프로그램한다. 그 드라이버가 프로그램되어 하이 및 로우 논리 레벨 간에 토글하는 구형파 테스트 신호를 발생시킨다. 만약 패드(52)와 패드(54) 사이의 경로(50)가 연속적이면, 테스트 신호는 패드(54)에서 나타날 것이다. 도체(55)는 포고 핀 패드(58)를 액세스하는 여분 테스터 채널로 테스트 신호를 전달할 기준 지점(56)으로 테스트 신호를 전달할 것이다. 그 여분 테스터 채널이 프로그램되어 하이 및 로우 논리 레벨 간에 토글하는 입력 구형파 테스트 신호를 원하는 방식으로 찾는다. 다중 테스터 채널을 이용함으로써 몇몇 기준 지점(46)을 동시에 액세스할 수 있기 때문에, 테스터는 몇몇 신호 경로를 이러한 방식으로 동시에 테스트할 수 있다. 그러나 동일 기준 지점(46)에 접속된 신호 경로는 순차적으로 테스트되어야 한다.
연속성 테스트는 사실상 테스터와 기준 지점(46) 사이의 TP 신호 경로가 결함이 있을 때는 테스터와 테스트 지점(41) 사이의 I/O 경로가 결함이 있다는 것을 잘못 나타낼 수 있다. 그러나 결함 있는 TP 신호 경로가 동일 TP 신호 경로에 링크된 모든 I/O 및 BUS 신호 경로를 결함 있게 나타나도록 하기 때문에 이러한 연속성 오류 원인은 명백할 것이다.
하나 이상의 BUS 경로가 있을 때 모든 BUS 경로가 서로 분리되도록 BUS 경로를 통해 액세스된 각각의 테스트 지점(41)에 대해 별도의 도체(48) 및 기준 지점(46)을 제공하는 것은 바람직하다. 이는 I/O 경로의 연속성이 테스트되는 동일한 방식으로 BUS 경로의 연속성이 동시에 테스트될 수 있게 한다. 그러나 많은 BUS 경로가 있을 때, BUS 경로에 의해 액세스되는 각각의 테스트 지점(41)에 대한 별도의 도체(48) 및 기준 지점(46)을 제공하는 것은 비실용적일 수 있다. 이러한 경우 별도의 버스 경로에 의해 액세스된 테스트 지점(41)이 동일 도체(48)에 링크될 수 있다. 그러나 그렇게 할 때 테스터 채널을 프로그래밍함으로써 버스 경로를 서로 분리시켜 연속성이 테스트되는 것을 목적으로 하는 특정 버스 경로에 의해 액세스되는 하나의 도체와는 달리 모든 도체(48)를 접지시킨다. 목적하는 특정 BUS 경로를 액세스하는 테스터 채널을 프로그래밍하여 테스트 신호를 BUS 경로 상에 배치하고, 테스트 지점(46)을 경유하여 접지되지 않은 도체(48)를 액세스하는 여분 테스터 채널을 프로그래밍하여 복귀 테스트 신호를 찾는다. 다른 도체(48)가 접지되기 때문에, 테스트 신호는 그 연속성이 테스트되는 경로를 통하는 것 외의 미접지된 도체로의 경로를 찾을 수 없다. 그래서 BUS 경로 접속의 연속성이 상기 방법을 이용하여 테스트될 수 있는 한편, 그들은 동시적으로보다는 연속하여 테스트되어야 한다.
임피던스 테스트
기준 웨이퍼는 상호접속구조(14)를 통해 각 신호 경로의 저항(42)(도 4)을 테스트할 때 또한 유용하다. 그 경로 저항은 경로를 형성하는 도체의 고유 저항을 포함하지만, 상호접속구조(14) 내의 신호 경로에 삽입된 개별 저항을 또한 포함할 수 있다.
도 6은 도 2의 종래 테스터 채널(22)과 유사한 세 개의 테스터 채널(22A-22C) 세트를 도시한다. 상호접속구조(14)는 경로(50B 및 50C)를 경유하여 기준 웨이퍼(38) 상의 테스트 지점(54 및 60)으로 채널(22B 및 22C)을 링크한다. 기준 웨이퍼(38) 내의 도체(55)는 세 개의 패드(54, 56 및 60) 모두를 상호접속한다.
경로(50B)의 저항 RB을 측정하기 위해서, 채널(22A)의 릴레이(32A)는 드라이버(24A)를 I/O 포트(9A)에 접속하도록 설정하고, 채널(22A)의 드라이버(24A)로의 DRIVE 신호 입력은 그의 출력을 로우로 구동하도록 설정하여, 출력 포트(9A)를 효과적으로 접지시킨다. 채널(22B)의 릴레이(32B)는 채널의 파라메트릭 테스트 회로(30B)를 그의 I/O 포트(9B)에 접속하도록 설정된다. 다음 파라메트릭 테스트 회로(30B)는 포트(9B)에서 공지된 전압의 DC 신호를 생성하여 포트(9B)를 통과하는 최종 전류를 측정한다. 대안적으로, 파라메트릭 테스트 회로(30B)는 포트(9B)를 통해 공지된 크기의 전류를 보낼 수 있어서 포트(9B)에서 최종 전압을 측정할 수 있다. 어느 하나의 경우, 드라이버(24A)가 그 출력을 풀다운하도록 설정된다고 가정할 때, 신호 전류에 의해 분배된 신호 전압은 포트(9B) 및 접지 사이의 총 신호 경로 저항 RA + RB과 실질적으로 동일하다. 드라이버(24A)의 접지에 대한 저항이 무시할 만한 것이 아니라고 공지될 때, 계산된 저항으로부터 상기 저항을 감산하여 경로 저항 RA + RB을 구할 수 있다. 대안적으로 측정 동안 포트(9A)를 직접 접지시키기 위해 추가적인 릴레이(32A)가 제공될 수 있어서 드라이버(24A)의 저항을 바이패스한다. 경로(50B)는 복귀 경로(50A)의 고유 저항(RA)보다 훨씬 큰 내장형 저항(RB)을 포함할 때, 계산된 경로 저항값 RA + RB은 그 값으로서 고려될 수 있는 저항기의 저항 RB에 충분히 근접할 것이다.
반면에, 경로(50A)의 저항 RA이 무시할 만한 것이 아니면, 저항 RB의 크기를 단독으로 결정하기 위한 추가적인 절차를 이용할 수 있다. 도 7에 도시된 바와 같이, 상기 세 번으로 약술된 저항 측정 절차를 이용하여 신호 경로(50A 및 50C)의 총 저항(R1), 신호 경로(50B 및 50C)의 총 저항(R2), 및 신호 경로(50A 및 50B)의 총 저항(R3)을 측정할 수 있다. 이제 세 개의 미지수(RA, RB 및 RC) 형태의 세 개의 등식을 다음과 같이 구한다.
RA + RC = R1
RB + RC = R2
RA + RB = R3
RA, RB 및 RC를 다음과 같이 구한다.
RA = (+R1 - R2 + R3)/2
RB = (-R1 + R2 + R3)/2
RC = (+R1 + R2 - R3)/2
그러므로, 기준 웨이퍼(38)가 적어도 세 개의 그룹으로 모든 테스트 또는 기준 지점을 링크하는 한, 테스터 채널의 I/O 포트와 링크되는 기준 웨이퍼 상의 테스트 또는 기준 지점 사이의 각 경로의 저항을 결정하기 위해 상술된 절차 및 계산을 이용할 수 있다.
기준 웨이퍼(38) 내의 도체(42)가 각 테스트 지점(41)을 다른 테스트 지점(41)에 접속한다고 가정할 때, 상호접속구조의 신호 경로 연속성 및 저항을 테스트하기 위해 기준 웨이퍼(38) 상의 기준 지점(36)을 제공할 필요는 없다는 점을 주지한다. 이러한 경우 하나의 테스트 지점(41)은 다른 테스트 지점으로의 신호 경로 연속성 또는 저항을 테스트할 때 기준 웨이퍼로서 역할을 할 수 있다.
테스터 채널과 도체에 접속된 임의의 테스트 지점 사이의 BUS 경로의 임피던스는 어떠한 다른 BUS도 동일 도체(48)에 링크되지 않는다고 가정할 때 상술한 바와 같이 테스트될 수 있다.
능동 회로를 갖춘 기준 웨이퍼
도 8은 상호접속구조에 의해 액세스될 DUT 상의 테스트 지점의 배열과 유사한 방식으로 배열된 테스트 지점(41)을 또한 갖는 기준 웨이퍼의 부분에 대한 대안적인 실시예를 개략도 형태로 도시한 도면이다. 테스트 지점(41)은 웨이퍼(68) 내의 도체(48)에 의해 링크된다. 기준 웨이퍼(68)는 저 임피던스 경로를 통해 외부 접지 전위로 접속된 테스트 지점(71)과 각각이 테스트 지점(71)을 경유하여 도체(48) 중 하나와 접지 사이에 접속되는 한 세트의 패스 트랜지스터(70)를 포함한다. 상호접속구조를 경유하여 여분 테스터 채널에 의해 액세스 가능한 추가적인 테스트 지점(72)이 패스 트랜지스터(70)의 게이트를 발진시키는 한 세트의 드라이버(74) 각각의 입력에 접속된다.
웨이퍼(68)는 또한 도체(48)에 연결된 출력을 갖는 3 상태 드라이버(78) 세트로 입력으로서의 테스트 신호(TEST)를 제공하는 오실레이터(76)를 포함한다. 인버터(80)는 테스트 지점(72)을 드라이버(78)의 3 상태 제어 입력에 결합한다. 여분 채널은 테스트 지점(72)에서 제어 신호를 어써트하고, 드라이버(74)는 트랜지스터(70)를 턴 온시키고 드라이버(78)는 3 상태로 된다. 여분 채널은 테스트 지점(72)에서 제어 신호를 디어써트하고, 드라이버(74)는 트랜지스터(70)를 턴 오프시키며, 3 상태 드라이버(78)는 도체(48)로 오실레이터(76)의 TEST 신호 출력을 버퍼링한다.
테스트 지점(41)을 IC 테스터 채널에 링크하는 상호접속구조를 통해 신호 경로의 연속성을 테스트하기 위해, 여분 테스터 채널은 도체(48)를 접지시키지 않도록 드라이버(74)로 하여금 패스 트랜지스터(70)를 턴오프하도록 한다. 여분 테스터 채널은 또한 도체(48)로의 발진 TEST 신호를 버퍼링하도록 드라이버(78)를 턴 온시킨다. TEST 신호는 테스트 지점 및 상호접속구조의 신호 경로를 경유하여 테스터 채널로 다시 전달된다. 각 테스터 채널은 그 자신의 I/O 포트를 감시하도록 프로그램되어 TEST 신호가 수신되는지의 여부를 결정하여 상호접속구조를 통과하는 신호의 연속성을 확인한다.
상호접속구조를 통과하는 다양한 신호의 저항을 측정하기 위해, 여분 테스터 채널은 드라이버(78) 및 신호 드라이버(74)를 3 상태화하여 도체(48)를 접지시키도록 패스 트랜지스터(70)를 턴 온시킨다. 테스터 채널에서의 파라메트릭 테스트 유닛은 각 채널 출력 포트 및 접지 사이의 총 경로 저항을 직접 측정할 수 있다. 각 패스 트랜지스터(70)의 추정 저항 및 지점(71)으로부터 접지로의 저항을 필요로 할 때 각 저항 측정치로부터 감산하여 상호접속구조를 통과하는 각 신호 경로의 저항 추정값을 제공할 수 있다.
상호접속구조를 통해 신호 경로 연속성만이 테스트되고 경로 저항이 측정되지 않을 때, 드라이버(74) 및 패스 트랜지스터(70)는 기준 웨이퍼(38)로부터 생략될 수 있다. 테스트 지점(72) 및 인버터(80)는 드라이버(78)가 3 상태 드라이버를 필요로 하지 않기 때문에 웨이퍼(38)로부터 또한 생략될 수 있다.
신호 경로 저항만이 측정되고 연속성 테스트가 되지 않을 때, 도체(48)는 영구 접지될 수 있다. 이러한 경우, 테스트 지점(72), 드라이버(74 및 78), 오실레이터(76), 및 인버터(80)가 웨이퍼(38)로부터 생략될 수 있다.
단락 테스트
상호접속구조(14)를 통하여 임의의 선택된 신호 경로와 임의의 다른 신호 경로 사이의 단락은 모든 신호 경로가 개방 회로가 되도록 기준 웨이퍼를 제거하고, 선택된 신호 경로에 테스트 신호를 인가하도록 테스터 채널을 프로그래밍하고, 임의의 다른 신호 경로 상의 상기 신호의 출현을 찾도록 다른 테스터 채널을 프로그래밍함으로써 검출될 수 있다.
그래서 테스트중의 IC 웨이퍼의 지점으로의 집적 회로 테스터의 포트를 링크하는 임의 종류의 상호접속구조를 통해 연속성 및 저항 신호 경로를 테스트하기 위한 시스템이 도시되고 설명되었다. 상술한 명세서에 본 발명의 바람직한 실시예를 상술하였지만, 기술 분야의 당업자는 본 발명으로부터 보다 넓은 양상의 범위까지 벗어나지 않고 바람직한 실시예에 대한 많은 변형을 할 수 있다. 그래서 첨부된 청구의 범위는 본 발명의 범위 및 사상 내에서 이와 같은 변형 모두를 커버하도록 의도된다.

Claims (49)

  1. 집적회로(IC) 테스터의 포트들을 상호접속하기 위한 상호접속구조 내의 신호 경로를 테스트하기 위한 방법으로서- 테스트될 IC 웨이퍼 상에 제1 테스트 지점들이 배치됨 -,
    상기 IC 웨이퍼 상의 상기 제1 테스트 지점의 배치와 실질적으로 유사한 배치로 복수의 제2 테스트 지점을 상부에 갖고, 상기 제2 테스트 지점들을 상호접속하는 도체를 가진 기준 웨이퍼를 제공하는 단계;
    상기 상호접속구조를 이용하여 상기 제2 테스트 지점 각각을 상기 포트들 각각에 상호접속하는 단계; 및
    테스트 신호를 상기 상호접속구조 내의 상기 신호 경로 및 상기 도체를 통하여 상기 포트들 중 하나로부터 상기 포트들 중 다른 하나로 전송하도록 상기 IC 테스터를 프로그래밍하는 단계
    를 포함하는 신호 경로 테스트 방법.
  2. 제1항에 있어서,
    상기 테스트 신호가 상기 포트들 중의 상기 다른 하나에 도달하는지를 판정하도록 상기 IC 테스터를 프로그래밍하는 단계를 더 포함하는 방법.
  3. 제1항에 있어서,
    상기 테스트 신호는 그 크기가 진동하는 방법.
  4. 제3항에 있어서,
    상기 테스트 신호가 상기 포트들 중의 상기 다른 하나에서 그 크기가 진동하는지를 판정하도록 상기 IC 테스터를 프로그래밍하는 단계를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 포트들 중의 상기 하나에서 상기 테스트 신호의 전압을 측정하는 단계를 더 포함하는 방법.
  6. 제5항에 있어서,
    상기 테스트 신호의 전류에 대한 상기 테스트 신호의 상기 전압의 비를 계산하는 단계
    를 더 포함하는 방법.
  7. 제1항에 있어서,
    상기 포트들 중의 상기 하나에서의 상기 테스트 신호의 전류를 측정하는 단계를 더 포함하는 방법.
  8. 제7항에 있어서,
    상기 테스트 신호의 상기 전류에 대한 상기 테스트 신호의 전압의 비를 계산하는 단계를 더 포함하는 방법.
  9. 제1항에 있어서,
    상기 포트들 중의 상기 다른 하나를 접지하는 단계;
    상기 테스트 신호의 크기를 측정하는 단계; 및
    상기 테스트 신호의 상기 측정된 크기에 따라 경로 저항을 계산하는 단계
    를 더 포함하는 방법.
  10. 제1항에 있어서,
    상기 IC 웨이퍼와 상기 기준 웨이퍼는 유사한 크기와 형상을 갖는 방법.
  11. 집적회로(IC) 테스터의 포트들을 상호접속하기 위한 상호접속구조 내의 신호 경로의 저항을 측정하기 위한 방법으로서- 테스트될 IC 웨이퍼 상에 적어도 3개의 제1 테스트 지점이 배치됨 -,
    상기 IC 웨이퍼 상의 상기 적어도 3개의 제1 테스트 지점의 배치와 실질적으로 유사한 배치로 적어도 3개의 제2 테스트 지점을 상부에 갖고, 상기 적어도 3개의 제2 테스트 지점을 상호접속하는 도체를 가진 기준 웨이퍼를 제공하는 단계; 및
    상기 상호접속구조를 이용하여 상기 적어도 3개의 제2 테스트 지점 각각을 상기 포트들 각각에 상호접속하는 단계; 및
    상기 적어도 3개의 포트 중의 적어도 3개의 고유한 쌍 사이에 테스트 신호를 전송하는 단계
    를 포함하는 신호 경로 저항 측정 방법.
  12. 제11항에 있어서,
    상기 테스트 신호 각각의 크기를 측정하는 단계; 및
    상기 테스트 신호의 상기 측정된 크기에 따라 상기 신호 경로의 저항을 계산하는 단계
    를 더 포함하는 방법.
  13. 제12항에 있어서,
    상기 적어도 3개의 포트 중의 적어도 3개의 고유한 쌍 사이에 상기 테스트 신호를 전송할 때, 상기 쌍 각각의 하나의 포트를 접지하는 단계를 더 포함하는 방법.
  14. 집적회로(IC) 테스터의 포트들을 상호접속하기 위한 상호접속구조 내의 신호 경로를 테스트하기 위한 방법으로서- 테스트될 IC 웨이퍼 상에 제1 테스트 지점들이 배치됨 -,
    상기 IC 웨이퍼 상의 상기 제1 테스트 지점의 배치와 실질적으로 유사한 배치로 복수의 제2 테스트 지점을 상부에 갖고, 기준 지점을 가지며, 상기 제2 테스트 지점들과 상기 기준 지점을 상호접속하는 도체를 가진 기준 웨이퍼를 제공하는 단계;
    상기 상호접속구조를 이용하여 상기 제2 테스트 지점 각각 및 상기 기준 지점 각각을 상기 포트들 각각에 상호접속하는 단계; 및
    테스트 신호를 상기 상호접속구조 내의 상기 신호 경로 및 상기 도체를 통하여 상기 제2 테스트 지점들 중 하나에 상호접속된 상기 포트들 중 하나로부터 상기 기준 지점에 접속된 상기 포트들 중 다른 하나로 전송하도록 상기 IC 테스터를 프로그래밍하는 단계
    를 포함하는 신호 경로 테스트 방법.
  15. 제14항에 있어서,
    상기 테스트 신호가 상기 포트들 중의 상기 다른 하나에 도달하는지를 판정하도록 상기 IC 테스터를 프로그래밍하는 단계를 더 포함하는 방법.
  16. 제14항에 있어서,
    상기 테스트 신호는 하이 논리 레벨과 로우 논리 레벨 사이에서 토글링하는 방법.
  17. 제16항에 있어서,
    상기 테스트 신호가 상기 포트들 중의 상기 다른 하나에서 하이 논리 레벨과 로우 논리 레벨 사이에서 토글링하는지를 판정하도록 상기 IC 테스터를 프로그래밍하는 단계를 더 포함하는 방법.
  18. 제14항에 있어서,
    상기 포트들 중의 상기 하나에서 상기 테스트 신호의 전압을 측정하는 단계를 더 포함하는 방법.
  19. 제18항에 있어서,
    상기 테스트 신호의 전류에 대한 상기 테스트 신호의 상기 전압의 비를 계산하는 단계를 더 포함하는 방법.
  20. 제14항에 있어서,
    상기 테스트 신호의 전류를 측정하는 단계를 더 포함하는 방법.
  21. 제20항에 있어서,
    상기 테스트 신호의 상기 측정된 전류에 대한 상기 테스트 신호의 전압의 비를 계산하는 단계를 더 포함하는 방법.
  22. 제14항에 있어서,
    상기 포트들 중의 상기 다른 하나를 접지하는 단계;
    상기 테스트 신호의 크기를 측정하는 단계; 및
    상기 테스트 신호의 상기 측정된 크기에 따라 경로 저항을 계산하는 단계
    를 더 포함하는 방법.
  23. 집적회로(IC) 테스터의 포트들을 상호접속하기 위한 상호접속구조 내의 신호 경로를 테스트하기 위한 방법으로서- 테스트될 IC 웨이퍼 상에 제1 테스트 지점들이 배치됨 -,
    상기 IC 웨이퍼 상의 상기 제1 테스트 지점의 배치와 실질적으로 유사한 배치로 복수의 제2 테스트 지점을 상부에 갖고, 상기 제2 테스트 지점들에서의 테스트 신호를 생성하는 수단을 가진 기준 웨이퍼를 제공하는 단계; 및
    상기 상호접속구조를 이용하여 상기 제2 테스트 지점들 각각을 상기 포트들 각각에 상호접속하는 단계; 및
    상기 포트들을 모니터하여 상기 테스트 신호가 상기 포트들에 도달하는지를 판정하도록 상기 IC 테스터를 프로그래밍하는 단계
    를 포함하는 신호 경로 테스트 방법.
  24. 제23항에 있어서,
    상기 테스트 신호는 그 크기가 진동하는 방법.
  25. 제24항에 있어서,
    상기 테스트 신호가 상기 포트들 중의 다른 하나에서 그 크기가 진동하는지를 판정하도록 상기 IC 테스터를 프로그래밍하는 단계를 더 포함하는 방법.
  26. 집적회로(IC) 테스터의 포트들을 상호접속하기 위한 상호접속구조 내의 신호 경로의 저항을 측정하기 위한 방법으로서- 테스트될 IC 웨이퍼 상에 제1 테스트 지점들이 배치됨 -,
    상기 IC 웨이퍼 상의 상기 제1 테스트 지점들의 배치와 실질적으로 유사한 배치로 복수의 제2 테스트 지점을 상부에 갖고, 상기 제2 테스트 지점들을 접지하는 수단을 가진 기준 웨이퍼를 제공하는 단계;
    상기 상호접속구조를 이용하여 상기 제2 테스트 지점들 각각을 상기 포트들 각각과 상호접속하는 단계; 및
    상기 포트들과 상기 접지된 제2 테스트 지점들 사이의 신호 경로 저항을 측정하도록 상기 IC 테스터를 프로그래밍하는 단계
    를 포함하는 신호 경로 저항 측정 방법.
  27. 집적 회로(IC) 테스터가 IC 웨이퍼를 테스트하고 있을 때 상기 IC 테스터의 포트들과 상기 IC 웨이퍼 상에 배치된 제1 테스트 지점들 간에 신호 경로들을 제공하며, 상기 IC 테스터가 상기 IC 웨이퍼를 테스트하고 있지 않을 때 상기 IC 테스터가 상기 신호 경로들의 저항을 측정할 수 있게 하는 장치로서,
    상기 IC 테스터가 상기 IC 웨이퍼를 테스트하고 있을 때 상기 IC 웨이퍼의 제1 테스트 지점들에 접속하도록 배치된 콘택들을 포함하고, 상기 IC 테스터의 포트들을 상기 콘택들과 상호접속하는 도체들을 포함하는 상호접속구조와 - 상기 도체들 및 콘택들은 상기 신호 경로들을 형성함 - ,
    테스트될 상기 IC 웨이퍼와 유사한 크기 및 형상을 갖고, 상기 IC 웨이퍼 상의 상기 제1 테스트 지점들의 배치와 실질적으로 유사한 배치로 복수의 제2 테스트 지점을 위에 갖는 기준 웨이퍼
    를 포함하고,
    상기 콘택들은, 상기 IC 테스터가 상기 IC 웨이퍼를 테스트하고 있을 때 상기 제1 테스트 지점들에 접속하고, 상기 IC 테스터가 상기 신호 경로들의 저항을 측정하고 있을 때 상기 제2 테스트 지점들에 접속하는 신호 경로 저항 측정 장치.
  28. 제27항에 있어서,
    상기 기준 웨이퍼는 상기 제2 테스트 지점들의 그룹들을 상호접속하는 도체를 더 포함하는 장치.
  29. 제27항에 있어서,
    상기 기준 웨이퍼는 상기 기준 웨이퍼에 입력으로서 공급되는 신호에 따라 상기 제2 테스트 지점들을 선택적으로 접지하는 회로 수단을 더 포함하는 장치.
  30. 제27항에 있어서,
    상기 기준 웨이퍼는 상기 제2 테스트 지점들 상의 테스트 신호를 생성하기 위한 회로 수단을 더 포함하는 장치.
  31. 집적 회로(IC) 테스터의 포트들을 상호접속하는 상호접속구조 내의 신호 경로의 저항을 측정하는 장치로서 - 테스트될 IC 웨이퍼 상에 제1 테스트 지점들이 배치됨 -,
    상기 테스트될 IC 웨이퍼와 유사한 크기 및 형상을 갖고, 상기 IC 웨이퍼 상의 상기 제1 테스트 지점들의 배치와 실질적으로 유사한 배치로 복수의 제2 테스트 지점을 위에 갖는 기준 웨이퍼를 포함하고,
    상기 기준 웨이퍼는 상기 제2 테스트 지점들 상의 테스트 신호를 발생하는 회로 수단을 더 포함하며,
    상기 테스트 신호는 진동하는 크기를 갖는 장치.
  32. 제27항에 있어서,
    상기 기준 웨이퍼는 상기 기준 웨이퍼에 입력으로서 공급되는 제어 신호에 따라 상기 제2 테스트 지점들을 교대로 접지하고 상기 제2 테스트 지점들 상의 테스트 신호를 생성하는 회로 수단을 더 포함하는 장치.
  33. 집적 회로(IC) 테스터의 포트들을 상호접속하는 상호접속구조 내의 신호 경로의 저항을 측정하는 장치로서 - 테스트될 IC 웨이퍼 상에 제1 테스트 지점들이 배치됨 -,
    상기 테스트될 IC 웨이퍼와 유사한 크기 및 형상을 갖고, 상기 IC 웨이퍼 상에서 상기 제1 테스트 지점들의 배치와 실질적으로 유사한 배치로 복수의 제2 테스트 지점을 상부에 갖는 기준 웨이퍼를 포함하며,
    상기 기준 웨이퍼는 상기 기준 웨이퍼에 입력으로서 공급되는 제어 신호에 따라 상기 제2 테스트 지점들을 교대로 접지하고 상기 제2 테스트 지점들 상의 테스트 신호를 생성하기 위한 회로 수단을 더 포함하고,
    상기 테스트 신호는 진동하는 크기를 갖는 장치.
  34. 집적 회로(IC) 테스터의 포트들을 상호접속하는 상호접속구조 내의 신호 경로의 저항을 측정하는 장치로서 - 테스트될 IC 웨이퍼 상에 제1 테스트 지점들이 배치됨 -,
    상기 테스트될 IC 웨이퍼와 유사한 크기 및 형상을 갖고, 상기 IC 웨이퍼 상에서 상기 제1 테스트 지점들의 배치와 실질적으로 유사한 배치로 복수의 제2 테스트 지점을 위에 갖는 기준 웨이퍼와,
    상기 신호 경로들에 의해 전달되는 신호의 진폭을 측정하고 상기 측정된 신호의 진폭으로부터 상기 신호 경로들의 저항을 계산하도록 상기 상호접속구조 내의 상기 신호 경로들을 통해 상기 제2 테스트 지점들에 결합된 수단
    를 포함하는 장치.
  35. 제34항에 있어서,
    상기 기준 웨이퍼는 상기 제2 테스트 지점들의 그룹들을 상호접속하는 도체들을 더 포함하는 장치.
  36. 제34항에 있어서,
    상기 기준 웨이퍼는, 상기 기준 웨이퍼에 입력으로서 공급되는 신호에 따라 상기 제2 테스트 지점들을 선택적으로 접지하는 회로 수단을 더 포함하는 장치.
  37. 제34항에 있어서,
    상기 기준 웨이퍼는 상기 제2 테스트 지점들 상의 테스트 신호를 발생하는 회로 수단을 더 포함하는 장치.
  38. 제37항에 있어서,
    상기 테스트 신호는 진동하는 크기를 갖는 장치.
  39. 제37항에 있어서,
    상기 기준 웨이퍼는, 상기 기준 웨이퍼에의 입력으로서 공급되는 제어 신호에 따라 상기 제2 테스트 지점들을 교대로 접지하고 상기 제2 테스트 지점들 상의 테스트 신호를 생성하는 회로 수단을 더 포함하는 장치.
  40. 제39항에 있어서,
    상기 테스트 신호는 진동하는 크기를 갖는 장치.
  41. 상호접속구조를 테스트하는 방법으로서,
    복수의 포트를 갖는 반도체 장치 테스터를 제공하는 단계와,
    상기 복수의 포트 중 일부를 복수의 프로브 중 대응하는 일부와 상호접속하는 상호접속구조를 제공하는 단계 - 상기 복수의 프로브는 반도체 장치의 반도체 웨이퍼 상의 다이 패드들의 배치와 실질적으로 유사하게 배치됨 -와,
    상기 반도체 테스터 상에 대응하는 제1 포트를 갖는 상기 복수의 프로브 중 제1 프로브를, 상기 반도체 테스터 상에 대응하는 제2 포트를 갖는 상기 복수의 프로브 중 제2 프로브와 결합하고, 이에 따라 상기 제1 포트에서 상기 제2 포트로의 예상 신호 경로를 확립하는 단계와,
    상기 제1 포트 상의 테스트 신호를 전송하는 단계와,
    예상 신호가 상기 제2 포트에서 나타나는지 여부를 판정하는 단계
    를 포함하는 방법.
  42. 제41항에 있어서,
    상기 결합하는 단계는, 상기 다이 패드의 배치와 실질적으로 유사하게 배치된 복수의 콘택 패드 및 상기 제1 프로브에 대응하는 상기 웨이퍼 상의 제1 위치에서의 제1 콘택 패드와 상기 제2 프로브에 대응하는 상기 웨이퍼 상의 제2 위치에서의 상기 제2 콘택 패드 간에 전기적 접속을 이루는 도체를 갖는 테스트 웨이퍼를 제공하는 단계를 포함하는 방법.
  43. 제41항에 있어서,
    상기 제2 포트에서 전압을 측정하는 단계를 더 포함하는 방법.
  44. 제43항에 있어서,
    상기 테스트 신호의 전류에 대한 상기 전압의 비를 계산하는 단계를 더 포함하는 방법.
  45. 테스트되는 상호접속구조를 제조하는 방법으로서,
    복수의 포트를 갖는 집적 회로(IC) 테스터를 제공하는 단계와,
    상기 복수의 포트 중 일부를 복수의 프로브 중 대응하는 일부와 상호접속하는 상호접속구조를 제공하는 단계 - 상기 복수의 프로브는 반도체 장치의 반도체 웨이퍼 상의 다이 패드의 배치와 실질적으로 유사하게 배치됨 - 와,
    상기 다이 패드의 배치와 실질적으로 유사하게 배치된 복수의 테스트 패드, 기준 지점, 및 상기 테스트 패드들과 상기 기준 지점을 상호접속하는 적어도 하나의 도체를 구비하는 기준 웨이퍼를 제공하는 단계 - 상기 테스트 패드들 및 상기 기준 지점은 상기 프로브들 중 대응하는 프로브들에 접속함 - 와,
    제1 프로브 팁을 통해 상기 테스트 패드들 중 하나에 접속될 것으로 예상되는 상기 포트들 중 한 포트 상의 테스트 신호를 전송하는 단계와,
    제2 프로브 팁을 통해 상기 기준 지점에 접속될 것으로 예상되는 포트 상의 예상 신호를 측정하는 단계
    를 포함하는 방법.
  46. 제45항에 있어서,
    상기 테스트 패드들 중 다른 하나에 예상가능하게 접속된 상기 포트들 중 다른 하나를 접지하는 단계와,
    상기 테스트 신호의 크기를 측정하는 단계와,
    상기 테스트 신호의 측정된 크기에 따라 경로 저항을 계산하는 단계
    를 더 포함하는 방법.
  47. 제45항에 있어서,
    상기 테스트 패드들 중 다른 하나에 예상가능하게 접속된 상기 포트들 중 다른 하나를 개방 회로화하는 단계와,
    상기 테스트 신호의 크기를 측정하는 단계와,
    상기 테스트 신호의 측정된 크기에 따라 경로 저항을 계산하는 단계
    를 더 포함하는 방법.
  48. 제45항에 있어서,
    상기 테스트 신호의 크기를 측정하는 단계와,
    상기 테스트 신호의 측정된 크기에 따라 경로 저항을 계산하는 단계
    를 더 포함하는 방법.
  49. 테스트되는 프로브 카드 어셈블리를 제조하는 방법으로서,
    테스트 포트들을 갖는 집적 회로(IC) 테스터를 제공하는 단계와,
    테스트될 웨이퍼 상에 제1 테스트 지점들을 갖는 반도체 장치들을 제공하는 단계와,
    상기 제1 테스트 지점들의 배치와 일치하도록 배치된 복수의 제2 테스트 지점 및 상기 제2 테스트 지점들 중 적어도 2개를 상호접속하는 도체를 갖는 기준 웨이퍼를 제공하는 단계와,
    프로브 카드 어셈블리를 제공하여 상기 제2 테스트 지점들 중 적어도 일부를 상기 테스트 포트들 중 적어도 일부와 상호접속하는 단계와,
    상기 프로브 카드 어셈블리 내의 신호 경로들 및 상기 도체를 통해 상기 IC 테스터의 테스트 포트들 중 하나로부터 상기 테스트 포트들 중 다른 하나로 테스트 신호를 전송하는 단계와,
    상기 테스트 신호가 상기 테스트 포트들 중 상기 다른 하나에 도달하는지 여부를 판정하는 단계
    를 포함하는 방법.
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