KR100752448B1 - Method and apparatus for testing signal paths between an integrated circuit wafer and a wafer tester - Google Patents

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Abstract

집적 회로(IC) 테스터의 입/출력(I/O)부와 웨이퍼 상의 IC 다이의 테스트 지점을 링크하는 상호접속구조 내의 신호 패스는 연속성, 단락 및 저항성을 위해 기준 웨이퍼 상의 테스트 지점의 동일한 배치를 액세스하는 상호접속구조를 사용하여 테스트된다. 기준 웨이퍼에서의 도체는 테스트 지점의 그룹들을 상호접속시킨다. 다음으로, 테스터는 상호접속구조의 포트의 쌍 사이의 테스트 신호를 이들 신호 패스 및 기준 웨이퍼 내의 상호접속 도체를 통해 송신함으로써 상호접속구조를 통한 신호 패스의 연속성을 테스트할 수 있다. 또한, 테스터 내의 파라메트릭 테스트부는 이의 I/O 포트 쌍 양단에서 강하하는 전압 크기와 I/O 포트 쌍 사이에서 전송되는 전류의 크기를 비교함으로써 상호접속구조를 통해 신호 패스의 임피던스를 결정할 수 있다. Signal paths within the interconnect linking the input / output (I / O) portion of the integrated circuit (IC) tester with the test points of the IC die on the wafer provide the same placement of test points on the reference wafer for continuity, short circuit, and resistance. Tested using the interconnect structure that accesses. The conductors on the reference wafer interconnect the groups of test points. The tester can then test the continuity of the signal path through the interconnect structure by transmitting test signals between the pair of ports of the interconnect structure through these signal paths and interconnect conductors in the reference wafer. In addition, the parametric test unit in the tester can determine the impedance of the signal path through the interconnect structure by comparing the magnitude of the voltage drop across its I / O port pair with the magnitude of the current transmitted between the I / O port pair.

상호접속구조, 신호 패스, 기준 웨이퍼, 테스트 지점Interconnects, Signal Paths, Reference Wafers, Test Points

Description

집적 회로 웨이퍼와 웨이퍼 테스터 사이의 신호 경로를 테스트하기 위한 방법 및 장치{METHOD AND APPARATUS FOR TESTING SIGNAL PATHS BETWEEN AN INTEGRATED CIRCUIT WAFER AND A WAFER TESTER}METHODS AND APPARATUS FOR TESTING SIGNAL PATHS BETWEEN AN INTEGRATED CIRCUIT WAFER AND A WAFER TESTER}

본 발명은 일반적으로 웨이퍼-레벨 집적 회로(IC) 테스터에 관한 것으로, 특히 IC 테스터를 테스트될 IC 웨이퍼로 상호접속시키는 구조를 통해 신호 경로를 검증하기 위한 방법에 관한 것이다.The present invention relates generally to wafer-level integrated circuit (IC) testers, and more particularly to a method for verifying signal paths through a structure that interconnects IC testers to the IC wafer to be tested.

많은 집적 회로(IC) 테스터들은 IC가 반도체 웨이퍼 상의 다이 형태 내에 있는 동안 IC를 테스트한다. 일반적 웨이퍼 테스터는 웨이퍼를 테스트하는 회로를 구현시키는 프린트 회로 보드를 구비한 "테스트 헤드"로 불리는 새시를 포함한다. 테스트 회로는 일반적으로 유사한 "채널들"의 세트로 구성되며, 이 각 채널은 웨이퍼 상의 하나의 테스트 지점으로 테스트 신호 입력을 생성시키고 그 테스트 지점에서 생성된 임의의 웨이퍼 출력 신호를 모니터하는데 필요한 모든 회로들을 포함한다. 각 채널이 웨이퍼 테스트 지점과 통신하고, 어떤 채널은 2개의 단방향 포트를 사용하지만 일반적으로 단일 양방향 입/출력(I/O) 포트를 갖는다. Many integrated circuit (IC) testers test the IC while it is in die form on a semiconductor wafer. Typical wafer testers include a chassis called a "test head" with a printed circuit board that implements the circuitry for testing the wafer. The test circuit generally consists of a set of similar "channels", each channel producing all the circuitry necessary to generate a test signal input to one test point on the wafer and to monitor any wafer output signal generated at that test point. Include them. Each channel communicates with wafer test points, and some channels use two unidirectional ports, but typically have a single bidirectional input / output (I / O) port.

테스트 헤드와 웨이퍼 사이의 상호접속구조는 채널들의 I/O 포트와 웨이퍼 상의 테스트 지점 사이의 신호 경로를 제공한다. 상호접속구조는 다양한 방법으로 테스트 헤드 I/O 포트와 웨이퍼 테스트 지점을 접속시킨다. 예를 들어 상호접속구조상의 테스트 헤드는 이 테스트 헤드로부터 아래쪽으로 확장하는 포고 핀 커넥터의 세트를 통해 상호접속구조의 상부 표면상의 콘택 패드에서 채널의 I/O 포트와 액세스한다. 다음으로, 상호접속구조는 작은 프로브의 세트를 통해 IC 다이의 테스트 지점과 액세스한다. 프로브는 상호접속구조의 하부 표면에 부착되고, 웨이퍼가 상호접속구조 하부의 위치로 움직이는 경우 웨이퍼의 상부 표면상의 콘택 패드와 접속한다. 또한, 프로브는 웨이퍼의 표면상에 형성된 스프링 콘택으로 구현될 수 있고, 스프링 콘택의 팁은 상호접속구조의 하부 표면상의 콘택 패드에 액세스한다. The interconnect between the test head and the wafer provides a signal path between the I / O port of the channels and the test point on the wafer. The interconnect structure connects the test head I / O ports and wafer test points in a variety of ways. For example, a test head on an interconnect structure accesses an I / O port of a channel at a contact pad on the top surface of the interconnect structure through a set of pogo pin connectors extending downward from the test head. The interconnect structure then accesses the test points of the IC die through a small set of probes. The probe is attached to the bottom surface of the interconnect structure and contacts the contact pads on the top surface of the wafer when the wafer moves to a position below the interconnect structure. The probe may also be implemented with spring contacts formed on the surface of the wafer, the tips of the spring contacts accessing contact pads on the bottom surface of the interconnect structure.

테스트 헤드가 상대적으로 크기 때문에, 테스터 채널들의 I/O 포트는 이들이 액세스해야만 하는 상대적으로 작은 IC 다이 상의 테스트 지점보다는 훨씬 더 넓은 수평 영역을 통해 분포된다. 따라서 상호접속구조가 어떻게 구현되는 지에 관계없이, 채널 I/O 포트를 웨이퍼 상의 테스트 지점으로 상호접속시키기 위하여 수평 및 수직 방향을 확장하는 많은 신호 경로가 제공되어야만 한다. 따라서 상호접속구조는 하나 이상의 상호접속된 신호 라우팅 층을 포함하는 상대적으로 복잡한 구조를 종종 갖는다. 또한, 상호접속구조를 통한 신호 경로는 작은 저항 또는 커패시터 등의 요소를 포함한다. Because the test heads are relatively large, the I / O ports of the tester channels are distributed through a much wider horizontal area than the test points on the relatively small IC dies that they must access. Thus, regardless of how the interconnect structure is implemented, many signal paths must be provided that extend the horizontal and vertical directions to interconnect the channel I / O ports to test points on the wafer. Thus, interconnect structures often have relatively complex structures that include one or more interconnected signal routing layers. In addition, the signal path through the interconnect structure includes elements such as small resistors or capacitors.

웨이퍼를 테스트하기 전에, 상호접속구조가 테스트 헤드와 웨이퍼 사이의 필요한 신호 경로를 제공할 수 있다는 것을 확신시킬 것이다. 예를 들어, 의도된 접속 지점을 갖는 포고 핀 또는 프로브의 잘못된 배치, 및 포고 핀, 프로브 또는 콘택 패드의 브로큰, 미싱 또는 오염, 상호접속구조 내의 내부 층의 콘택 구조 사이의 잘못된 배치, 상호접속구조 내 또는 테스트 헤드 내의 도체 사이의 개방 회로 또는 단락 회로 결함, 또는 상호접속구조를 통한 신호 경로 내의 이산 요소들의 결함 또는 미싱으로 인해 접속 실패가 발생할 수 있다. 또한, 많은 애플리케이션에서, 각 테스트 헤드 I/O 포트와 웨이퍼 상의 대응 테스트 지점 사이의 신호 경로의 저항성이 허용 한계 내에 있다는 것을 증명할 것이다. 컨택터 어셈블리는 특정 저항성을 갖는 신호 경로를 제공하도록 일반적으로 설계되고, 콘택 패드 또는 프로브 또는 포고 핀의 팁 상의 부식 또는 오염 등으로 인해 의도된 저항으로부터의 임의의 변화가 테스트 결과를 왜곡시킬 수 있다.Before testing the wafer, it will be assured that the interconnect structure can provide the required signal path between the test head and the wafer. For example, misplacement of pogo pins or probes with intended connection points, and broken, missing or contaminated pogo pins, probes or contact pads, misplacement between contact structures of inner layers within the interconnect structure, interconnect structures Connection failures may occur due to open or short circuit defects between conductors in or within the test head, or defects or missing of discrete elements in the signal path through the interconnect structure. Also, in many applications, the resistance of the signal path between each test head I / O port and the corresponding test point on the wafer will prove to be within acceptable limits. The contactor assembly is generally designed to provide a signal path with a specific resistance, and any change from the intended resistance may distort the test result due to corrosion or contamination on the tip of the contact pad or probe or pogo pin, or the like. .

상호접속구조 내의 신호 경로의 단락, 연속성 및 저항은 작은 프로브를 통해 신호 경로의 반대 종단을 액세스하는 종래의 저항 및 연속성 테스트 장비를 사용하여 제조 공정 중에 일반적으로 테스트된다. 집적 회로 테스터 사용시에 프로브 어셈블리 내의 신호 경로가 후에 실패할 수 있더라도, 테스터로부터 프로브 어셈블리를 주기적으로 제거하고 신호 경로의 연속성과 저항을 수동으로 테스트하는 것은 어렵고 불편하다. 개방 및 단락 회로 신호 경로 실패가 IC 테스트 실패의 특징적인 패턴을 유도하기 때문에, 개방 및 단락 회로 신호 경로 실패는 자주 검출될 수 있거나, 또는 적어도 짐작할 수 있다. 신호 경로가 허용가능한 범위를 벗어나는 저항을 갖는 경우라 하더라도, 웨이퍼 테스트 실패는 선명한 패턴을 나타낼 수 없고, 실패의 원인이 상호접속구조에 있는 경우에 테스트를 실패하여 다이는 부정확하게 거부될 수 있다. Short circuits, continuity, and resistance of the signal path within the interconnect structure are typically tested during the manufacturing process using conventional resistance and continuity test equipment that accesses the opposite ends of the signal path through small probes. Although the signal path in the probe assembly may later fail when using an integrated circuit tester, it is difficult and inconvenient to periodically remove the probe assembly from the tester and manually test the continuity and resistance of the signal path. Since open and short circuit signal path failures lead to a characteristic pattern of IC test failures, open and short circuit signal path failures can be detected frequently, or at least guessed. Even if the signal path has resistance outside the acceptable range, wafer test failures may not exhibit a clear pattern, and dies may be incorrectly rejected because the test fails if the cause of the failure is in the interconnect structure.

동작 환경에서 상호접속구조를 통해 신호 경로의 단락, 연속성 및 저항을 빠르게 테스트하기 위한 편리한 방법이 요구된다. There is a need for a convenient way to quickly test for shorts, continuity and resistance of signal paths through interconnection structures in an operating environment.

상호접속구조는 집적 회로(IC) 테스터의 입/출력(I/O) 포트와 테스트될 IC 웨이퍼의 테스트 지점 사이의 다중 신호 경로를 일반적으로 제공한다. 본 발명의 일 태양에 따라, IC 테스터의 I/O 포트와 웨이퍼의 테스트 지점을 접속하기 위한 상호접속구조의 능력은 이런 I/O 포트를 기준 웨이퍼 상의 테스트 지점의 동일한 배치로 상호접속시키기 위하여 우선적으로 상호접속구조를 이용함으로써 검증된다. The interconnect structure generally provides a multiple signal path between the input / output (I / O) port of the integrated circuit (IC) tester and the test point of the IC wafer to be tested. According to one aspect of the invention, the ability of the interconnect structure to connect the I / O ports of the IC tester and the test points of the wafer is preferential to interconnect these I / O ports with the same batch of test points on the reference wafer. This is verified by using an interconnect structure.

테스트될 웨이퍼와 동일한 크기와 형태인 기준 웨이퍼는 테스트 지점의 그룹들을 링크하는 도체를 포함한다. 테스터가 이의 I/O 포트 중의 하나에서 테스트 신호를 발생시키는 경우, 이 신호는 상호접속 시스템을 통해 기준 웨이퍼 상의 테스트 지점으로 움직인다. 다음으로, 웨이퍼 내의 도체는 이 테스트 신호를 다른 테스트 지점으로 전송한다. 테스트 신호는 상호접속구조를 통해 다시 기준 지점으로부터 IC 테스터의 다른 I/O 포트로 움직인다. 임의의 테스터 I/O 포트로부터 기준 웨이퍼 상의 테스트 지점으로의 신호 경로의 연속성은 테스트 신호를 이 I/O 포트를 통해 기준 웨이퍼로 전송하고, 다른 I/O 포트를 통해 신호가 되돌아가는 것을 찾도록 테스터를 프로그래밍함으로써 테스트될 수 있다. A reference wafer that is the same size and shape as the wafer to be tested includes a conductor that links groups of test points. When the tester generates a test signal at one of its I / O ports, the signal moves through the interconnect system to a test point on the reference wafer. Next, the conductor in the wafer sends this test signal to another test point. The test signal moves through the interconnect back from the reference point to another I / O port on the IC tester. The continuity of the signal path from any tester I / O port to the test point on the reference wafer transfers the test signal through this I / O port to the reference wafer and finds that the signal is returned through the other I / O port. Can be tested by programming the tester.

상호접속구조를 통한 신호 경로의 저항은 이 신호 경로를 통해 링크된 I/O 포트와 기준 웨이퍼 사이에서 알고 있는 전류 신호를 전송함으로써 측정되고 2개의 I/O 포트 사이의 전압 강하를 측정한다. 또한, 2개의 링크된 I/O 포트 양단에 알고 있는 전압을 두어 이들 사이의 흐르는 전류를 측정할 수 있다. 이들 경우에서 2개의 포트 사이의 신호 경로에 대한 시스템의 저항이 테스트 신호 전압 및 전류로부터 계산된다. I/O 포트의 각종의 조합 사이의 저항을 측정하기 위해 이 절차가 반복되는 경우, 접속된 각 테스터 I/O 포트와 웨이퍼 테스트 지점 사이의 경로 저항은 이 결과로부터 계산될 수 있다.The resistance of the signal path through the interconnect structure is measured by transmitting a known current signal between the linked I / O port and the reference wafer through this signal path and measures the voltage drop between the two I / O ports. In addition, a known voltage can be placed across the two linked I / O ports to measure the current flowing between them. In these cases the resistance of the system to the signal path between the two ports is calculated from the test signal voltage and current. If this procedure is repeated to measure resistance between various combinations of I / O ports, the path resistance between each connected tester I / O port and wafer test point can be calculated from this result.

상호접속구조를 통해 선택된 신호 경로와 임의의 다른 신호 경로 사이의 단락은, 기준 웨이퍼를 제거하고 선택된 신호 경로에 테스트 신호를 인가하기 위해 하나의 테스터 채널을 프로그래밍하고 다른 하나의 신호 경로 상의 신호의 상태를 찾기 위해 다른 테스터 채널을 프로그래밍함으로써 테스트될 수 있다. The short circuit between the selected signal path and any other signal path through the interconnect structure is such that one tester channel is programmed to remove the reference wafer and apply a test signal to the selected signal path and the state of the signal on the other signal path. It can be tested by programming another tester channel to find.

상호접속 시스템이 IC 테스터의 포트와 테스트될 웨이퍼 상의 테스트 지점 사이에 연속적인 신호 경로를 제공할 수 있다는 것을 증명할 수 있는 수단을 제공하는 것이 본 발명의 목적이다. It is an object of the present invention to provide a means for demonstrating that an interconnect system can provide a continuous signal path between a port of an IC tester and a test point on a wafer to be tested.

상호접속구조를 통해 IC 테스터와 테스트될 웨이퍼 상의 테스트 지점을 링크하는 신호 경로의 저항을 측정하는 수단을 제공하는 것이 본 발명의 다른 목적이다. It is another object of the present invention to provide a means for measuring the resistance of a signal path linking an IC tester and a test point on a wafer to be tested via an interconnect structure.

본 명세서의 결론부는 본 발명의 요지를 특히 지적하고 뚜렷하게 청구하고 있다. 동일한 참조문자는 동일한 요소를 나타내는 첨부된 도면을 참조하여 본 명세서의 남은 부분을 읽음으로써, 본 발명의 다른 장점 및 목적과 같이 본 발명의 동작 방법 및 조직 둘 다는 당업자에게는 잘 이해될 것이다. The conclusions of this specification particularly point out and clearly claim the subject matter of the present invention. By reading the remainder of this specification with reference to the accompanying drawings in which like reference characters indicate like elements, both methods and organization of the present invention, as with other advantages and objects of the present invention, will be understood by those skilled in the art.

도 1은 종래의 상호접속구조를 통해 웨이퍼 하부 테스트를 액세스하는 일반적인 종래의 집적 회로(IC) 테스터의 테스트 헤드의 간략화된 부분 입면도.1 is a simplified partial elevation view of a test head of a typical conventional integrated circuit (IC) tester accessing a wafer under test through a conventional interconnect structure.

도 2는 일반적인 웨이퍼부의 간략화된 부분 평면도.2 is a simplified partial plan view of a typical wafer portion.

도 3은 상호접속구조를 통해 IC 웨이퍼의 패드에 액세스하는 도 1의 테스트 헤드에 의해 구현된 종래 테스터 채널의 간략화된 블럭도.3 is a simplified block diagram of a conventional tester channel implemented by the test head of FIG. 1 accessing a pad of an IC wafer via an interconnect structure.

도 4는 본 발명에 따른 상호접속구조의 하부 표면부의 간략화된 평면도.4 is a simplified plan view of a lower surface portion of an interconnect structure in accordance with the present invention.

도 5는 본 발명에 따른 기준 웨이퍼의 간략화된 평면도.5 is a simplified plan view of a reference wafer according to the present invention.

도 6은 본 발명에 따른 상호접속구조를 통해 IC 웨이퍼 상의 패드에 액세스하는 한 쌍의 테스트 채널의 간략화된 블럭도.6 is a simplified block diagram of a pair of test channels for accessing pads on an IC wafer through an interconnect structure in accordance with the present invention.

도 7은 경로 저항을 측정하는 경우에 신호가 라우팅되는 것을 통해 경로의 세트를 도시한 도.7 illustrates a set of paths through which signals are routed when measuring path resistance.

도 8은 본 발명에 따른 기준 웨이퍼 부의 다른 실시예를 도시한 개략도.8 is a schematic view showing another embodiment of a reference wafer portion according to the present invention.

본 발명은 웨이퍼 레벨 집적 회로(IC) 테스터의 입/출력(I/O) 포트와 테스트될 IC 웨이퍼의 테스트 지점 사이에서 신호를 전송하기 위한 임의의 상호접속구조를 통해 신호 경로를 테스트하는 방법 및 장치에 관한 것이다. 본 발명의 사상이 IC 테스터 아키텍처의 배경에서 가장 잘 이해되므로, 일반적인 IC 테스터 아키텍처가 하기에 간략히 설명된다. The present invention provides a method of testing a signal path through any interconnection for transferring signals between an input / output (I / O) port of a wafer level integrated circuit (IC) tester and a test point of an IC wafer to be tested and Relates to a device. Since the idea of the present invention is best understood in the context of an IC tester architecture, a general IC tester architecture is briefly described below.

집적 회로 테스터Integrated circuit tester

도 1은 종래의 상호접속구조(14)를 통해 웨이퍼 하부 테스트(12) 상의 테스트 지점을 액세스하는 일반적인 종래 IC 테스터의 테스트 헤드(10)의 간략화된 부분 입면도이다. 도 2는 웨이퍼(12)의 부분 평면도이고, 도 3은 도 1의 테스트 헤드(10) 내에 장착된 테스터 회로의 간략화된 블럭도를 나타낸다. 도 1-3을 참조하면, 테스트 헤드(10)는 웨이퍼(12) 상의 다이(20) 형태로 구현된 IC 상에 디지털 및 아날로그 테스트 둘 다를 실행하는 회로를 구현한 회로 보드의 세트를 가진다. 각 다이(20)는 예로서 다이 구현 회로에 액세스하는 신호 입/출력(I/O)을 제공하는 몇 개의 테스트 지점(21)을 포함한다. 간략화하기 위해, 도 2는 단지 4개의 테스트 지점만을 갖는 것으로 각 다이(20)는 도시되어 있지만, 일반적으로 IC 다이는 훨씬 더 많은 테스트 지점을 갖는다. 테스트 헤드(10)의 I/O 포트(9)는 포고 핀 커넥터(16)의 세트를 통해 상호접속구조(14)의 상부 표면상의 패드에 접속한다.1 is a simplified partial elevation view of a test head 10 of a typical conventional IC tester accessing a test point on a wafer bottom test 12 through a conventional interconnect structure 14. FIG. 2 is a partial plan view of the wafer 12, and FIG. 3 shows a simplified block diagram of a tester circuit mounted within the test head 10 of FIG. 1-3, the test head 10 has a set of circuit boards that implement circuitry for performing both digital and analog tests on an IC implemented in the form of a die 20 on a wafer 12. Each die 20 includes, for example, several test points 21 that provide signal input / output (I / O) to access die implementation circuitry. For simplicity, FIG. 2 has only four test points, each die 20 being shown, but generally the IC die has much more test points. The I / O port 9 of the test head 10 connects to a pad on the top surface of the interconnect structure 14 through a set of pogo pin connectors 16.

상호접속구조(14)는 프로브(18)의 세트를 통해 웨이퍼(12) 상의 테스트 지점(21)에 액세스하고 테스트 지점(21)과 프로브(18) 사이의 신호 경로를 제공한다. 예를 들면, 테스트 지점(21)은 웨이퍼(12)의 표면상에 도전성 패드일 수 있고, 이런 경우에 프로브(18)는 상호접속구조(14)의 하부 표면에 부착되고 테스트 지점(21)으로 동작하는 웨이퍼(12)의 표면상에 패드를 접촉하기 위한 팁을 갖는다. 또는 다른 예로서, 프로브(18)는 웨이퍼(12)의 표면상에 패드로 부착된 스프링 콘택트로 구현될 수 있고, 이런 경우에 프로브 팁 자체는 상호접속구조(14)의 하부 표면상의 패드에 의해 접촉되는 "테스트 지점"이 된다.Interconnect 14 accesses test points 21 on wafer 12 through a set of probes 18 and provides a signal path between test points 21 and probes 18. For example, the test point 21 may be a conductive pad on the surface of the wafer 12, in which case the probe 18 is attached to the lower surface of the interconnect 14 and to the test point 21. It has a tip for contacting the pad on the surface of the working wafer 12. Or as another example, probe 18 may be implemented with a spring contact attached to a pad on the surface of wafer 12, in which case the probe tip itself is provided by a pad on the bottom surface of interconnect 14. It becomes the "test point" that is in contact.

테스트 헤드(10)는 웨이퍼(12)의 테스트 지점(21)을 액세스하기 위한 테스터 채널(22)의 세트를 구현하는 몇 개의 회로 보드를 갖는다. 각 채널(22)은 디지털 테스트 신호를 대응하는 테스트 지점(21)으로 전송하기 위한 3 상태 드라이버(24) 및 그 패드에서 생성된 IC 출력 신호를 수신하기 위한 비교기(28)를 포함할 수 있다. 디지털 테스트 중에서, 각 채널(22) 내의 프로그램가능한 제어 회로(26)는 신호(TRISTATE 및 DRIVE)를 3 상태 제어에 공급하고 드라이버(24)의 입력을 테스트 지점(21)으로 보내진 테스트 신호의 상태(하이, 로우 또는 3 상태)로 설정하는 것을 유도한다. 제어 회로(26)는 또한 비교기(28)의 입력에 기준 전압(REF)을 제공할 수 있다. 비교기(28)는 IC 출력 신호가 REF 신호보다 높은 지 또는 낮은 지에 대한 신호를 출력 신호(STATE) 제어 회로(26)에 제공함으로써, IC 출력 신호의 논리 상태를 나타낸다. The test head 10 has several circuit boards that implement a set of tester channels 22 for accessing the test points 21 of the wafer 12. Each channel 22 may include a tri-state driver 24 for transmitting the digital test signal to the corresponding test point 21 and a comparator 28 for receiving the IC output signal generated at its pad. During the digital test, the programmable control circuit 26 in each channel 22 supplies signals TRISTATE and DRIVE to tri-state control and sends the input of the driver 24 to the state of the test signal sent to the test point 21. High, low, or 3 states). The control circuit 26 may also provide a reference voltage REF at the input of the comparator 28. Comparator 28 provides the output signal (STATE) control circuit 26 with a signal as to whether the IC output signal is higher or lower than the REF signal, thereby indicating the logic state of the IC output signal.

또한 각 채널(22)은 IC 테스트 지점에서, 예를 들어 누설 전류 테스트 등의 아날로그 테스트를 실행하기 위한 파라메트릭 테스트 회로(30)를 포함할 수 있다. 제어 데이터(MODE)에 의해 제어되는 릴레이(32)의 한 쌍은 디지털 테스트 동안 드라이버 및 비교기(24 및 28)를 채널 I/O 포트(9)에 접속할 수 있고, 또는 파라메트릭 테스트 동안 파라메트릭 테스트 회로(30)를 I/O 포트(9)에 접속시킬 수 있다. 몇몇 테스터 아키텍처에서 단일 파라메트릭 테스트 회로는 몇몇 채널에 의해 공유될 수 있다. Each channel 22 may also include parametric test circuitry 30 for performing analog tests, such as, for example, leakage current tests, at IC test points. A pair of relays 32 controlled by control data MODE can connect drivers and comparators 24 and 28 to channel I / O ports 9 during digital testing, or parametric testing during parametric testing. The circuit 30 can be connected to the I / O port 9. In some tester architectures, a single parametric test circuit can be shared by several channels.

상호접속을 테스트하는 장치Device for testing interconnect

포고 핀(16)이 프로브(18)보다 훨씬 더 넓은 수평영역에 걸쳐 분포되기 때문에, 상호접속구조(14)는 포고 핀(16) 및 프로브(18)를 상호접속시키기 위하여 수평 및 수직 방향으로 확장하는 신호 경로를 제공해야만 한다. 또한, 상호접속구조(14)는 이산 저항 또는 커패시터 등의 성분을 이 신호 경로 내로 포함할 수 있다. 따라서 상호접속구조(14)는 하나 이상의 상호접속된 층 및 성분을 가져서 상대적으로 복잡한 장치일 수 있다. 웨이퍼(12)를 테스트하기 전에, 상호접속구조(14)는 각 테스트 헤드 I/O 포트(9)와 액세스되는 웨이퍼(12) 상의 테스트 지점(21) 사이에 적절한 저항성의 신호 경로를 제공할 수 있다는 것을 확신시킬 것이다. Since the pogo pins 16 are distributed over a much wider horizontal area than the probes 18, the interconnect structure 14 extends in the horizontal and vertical directions to interconnect the pogo pins 16 and the probes 18. Must provide a signal path. The interconnect structure 14 may also include components such as discrete resistors or capacitors into this signal path. Thus, interconnect structure 14 may be a relatively complex device having one or more interconnected layers and components. Prior to testing the wafer 12, the interconnect structure 14 may provide an appropriate resistive signal path between each test head I / O port 9 and the test point 21 on the wafer 12 being accessed. I will assure you that there is.

본 발명에 따라, 상호접속구조(14)를 통해 신호 경로를 테스트하기 위해, 우선 테스트될 웨이퍼와 동일한 크기와 형태인 기준 웨이퍼를 제공하고, 웨이퍼(12)의 표면상의 테스트 지점의 패턴을 모방한 테스트 지점의 패턴을 기준 웨이퍼 표면상에 제공한다. 따라서 기준 웨이퍼가 상호접속구조(14) 하부에 위치하는 경우, 프로브가 올바르게 배치되어 있다고 가정하면, 각 프로브(18)는 기준 웨이퍼의 대응 테스트 지점과 접촉할 것이다. 어떤 경우에는, 하기에 언급되는 바와 같이, 또한 기준 웨이퍼는 그의 표면상에 부가적인 테스트 지점("기준 지점")을 포함할 수도 있다. 기준 웨이퍼 내에 구현된 도체는 기준 웨이퍼의 테스트 지점의 그룹들과 임의로 제공된 기준 지점을 서로 링크시킨다. 또한 필요하다면, 상호접속구조(14)는 테스트 헤드(10) 내의 여분 테스터 채널과 기준 웨이퍼 상의 각 기준 지점을 링크시키기 위해 부가적인 프로브(18) 및 신호 경로를 포함하도록 변경될 수도 있다.According to the present invention, in order to test the signal path through the interconnect structure 14, first of all, a reference wafer of the same size and shape as the wafer to be tested is provided, and the pattern of test points on the surface of the wafer 12 is simulated. The pattern of test points is provided on a reference wafer surface. Thus, if the reference wafer is located below the interconnect structure 14, assuming that the probe is correctly positioned, each probe 18 will contact the corresponding test point of the reference wafer. In some cases, as mentioned below, the reference wafer may also include additional test points (“reference points”) on its surface. The conductors implemented within the reference wafer link the groups of test points of the reference wafer and the reference points optionally provided with each other. If desired, the interconnect structure 14 may also be modified to include additional probes 18 and signal paths to link each test point on the reference wafer with redundant tester channels in the test head 10.

제1 테스터 채널과 기준 웨이퍼의 표면상의 테스트 지점 간의 신호 경로의 연속성을 테스트하기 위해, 제1 테스터 채널이 프로그램되어 I/O 포트에서 테스트 신호, 예를 들어 구형파 신호를 보낸다. 그 테스트 신호가 다음에 상호접속구조(14) 상의 경로를 경유하여 테스트 지점으로 전달된다. 다음 기준 웨이퍼 내의 도체가 웨이퍼 상의 테스트 지점 또는 기준 지점 중 하나에 테스트 신호를 전달한다. 그 다음 테스트 신호는 프로그램되는 제2 테스터 채널의 I/O 포트로 상호접속구조(14)를 통해 다시 전달되어 신호가 I/O 포트에서 나타나는 지를 검출한다. 그래서 제2 테스터 채널이 복귀 신호를 검출했는지의 여부를 결정함으로써 상호접속구조(14)가 제1 테스터 채널과 그에 대응하는 테스트 지점 간의 신호 경로를 제공했는지를 결정할 수 있게 된다. 이하 상술되는 바와 같이, 테스터와 기준 웨이퍼 사이의 다양한 신호 경로의 저항을 측정하기 위해 테스터 내의 파라메트릭 테스트 회로가 또한 이용될 수 있다.To test the continuity of the signal path between the first tester channel and the test point on the surface of the reference wafer, the first tester channel is programmed to send a test signal, for example a square wave signal, at the I / O port. The test signal is then delivered to the test point via a path on interconnect structure 14. The conductor in the next reference wafer then delivers the test signal to either the test point or the reference point on the wafer. The test signal is then passed back through the interconnect 14 to the I / O port of the second tester channel being programmed to detect whether the signal appears at the I / O port. Thus, by determining whether the second tester channel detected the return signal, it is possible to determine whether the interconnect structure 14 provided a signal path between the first tester channel and the corresponding test point. As detailed below, parametric test circuitry within the tester may also be used to measure the resistance of the various signal paths between the tester and the reference wafer.

도 4는 기준 웨이퍼 상의 테스트 지점에 접촉하기 위한(작은 원으로 나타낸) 프로브(18)를 포함하는 상호접속구조(14)의 하부 표면부의 간략화된 평면도이다. 본 발명에 따르면, 상호접속구조(14)는 기준 웨이퍼 상의 추가적인 기준 지점에 접촉하기 위한(도 4에서 작은 정사각형으로 표시된) 프로브 세트(36)를 또한 포함하도록 변형된다. 상호접속구조(14)를 통하여 신호 경로 세트(TP, I/O 및 B)는 포고 핀을 경유하여 테스터에 의해 액세스된 상호접속구조(14)의 상부 표면상의 접촉 패드(포고 핀 패드)(39)로 프로브(18 및 36)를 링크한다. 각각의 테스터 채널과 각각의 프로브(18) 사이의 신호 경로의 저항은 도 4에서 저항(42)으로 기호 표현된다. 각 I/O 경로는 신호 테스터 채널 I/O 포트와 웨이퍼 상의 정상 테스트 지점을 액세스하는 대응 프로브(18) 사이에 신호를 전달한다. 그래서 I/O 라인을 액세스하는 테스터 채널은 테스트될 웨이퍼 상의 하나의 테스트 지점에만 액세스한다. 각각의 추가적인 경로(TP)는 기준 웨이퍼 상의 기준 지점을 액세스하기 위한 프로브(36) 중 하나에 여분 테스터 채널을 링크한다. 상호접속구조(14)는 또한 테스터 채널이 하나의 BUS 경로를 경유하여 웨이퍼 상의 몇몇 테스트 지점을 동시에 액세스하도록 몇몇 프로브(18)에 하나의 테스터 채널을 링크하는 "버스 경로"(BUS)를 제공할 수 있다. 이와 같은 두 개의 BUS 경로를 도 4에 나타낸다.4 is a simplified plan view of the bottom surface of the interconnect structure 14 including a probe 18 (shown in small circles) to contact test points on a reference wafer. In accordance with the present invention, the interconnect structure 14 is modified to also include a probe set 36 (indicated by a small square in FIG. 4) for contacting additional reference points on the reference wafer. Through interconnect structure 14, signal path sets TP, I / O and B are contact pads (pogo pin pads) 39 on the upper surface of interconnect structure 14 accessed by the tester via pogo pins. Link the probes 18 and 36. The resistance of the signal path between each tester channel and each probe 18 is symbolically represented by resistor 42 in FIG. Each I / O path carries a signal between the signal tester channel I / O port and the corresponding probe 18 that accesses the normal test point on the wafer. So the tester channel accessing the I / O line only accesses one test point on the wafer to be tested. Each additional path TP links the redundant tester channel to one of the probes 36 for accessing a reference point on the reference wafer. The interconnect structure 14 may also provide a "bus path" (BUS) that links one tester channel to several probes 18 such that the tester channels simultaneously access several test points on the wafer via one BUS path. Can be. Such two BUS paths are shown in FIG. 4.

도 5는 도 4의 프로브(18)에 의해 접촉되는 한 세트의 테스트 지점(41)을 포함하는 기준 웨이퍼(38)의 간략화된 평면도이며, 여기서 패드(41)는 테스트될 웨이퍼(12)(도 12)의 표면상의 접촉 테스트 지점(21)의 분포를 모방하도록 배치된다. 기준 웨이퍼(38)는 또한 도 4의 프로브(36)에 의해 액세스된 기준 지점(46)의 추가적인 세트를 포함한다. 기준 웨이퍼(38) 내에 구현된 도체 세트(48)는 기준 지점 및 테스트 지점의 그룹을 링크한다. 상호접속구조(14)를 통해 상호접속구조(14)의 표면상의 패드(39)로 유도되는 신호 경로(I/O, TP 및 BUS)가 또한 도 5에 점선으로 도시되어 있다. 각 도체(48)가 대다수의 테스트 지점(41)을 소정의 기준 지점(46)에 링크할 수 있는 한편, 도체(48)는 공통 BUS 경로에 의해 액세스된 테스트 지점(41)이 별도의 기준 지점(46)에 링크되도록 배열된다.FIG. 5 is a simplified plan view of a reference wafer 38 comprising a set of test points 41 contacted by the probe 18 of FIG. 4, where the pad 41 is a wafer 12 to be tested (FIG. It is arranged to mimic the distribution of the contact test point 21 on the surface of 12). Reference wafer 38 also includes an additional set of reference points 46 accessed by probe 36 of FIG. 4. Conductor set 48 implemented within reference wafer 38 links a group of reference points and test points. Signal paths I / O, TP and BUS leading to the pad 39 on the surface of the interconnect structure 14 through the interconnect structure 14 are also shown in dashed lines in FIG. 5. Each conductor 48 can link the majority of test points 41 to a predetermined reference point 46, while the conductors 48 have separate reference points for the test points 41 accessed by a common BUS path. It is arranged to link to 46.

연속성 테스트Continuity test

도 1 및 5를 참조하면, 특정 포고 핀 패드(패드 52)에 링크되는 테스터 채널 포트와 웨이퍼 테스트 지점(41) 중 하나의 지점(지점 54) 사이의 특정 I/O 신호 경로(50)의 연속성을 테스트하기를 원한다. 도체(48) 중 하나(도체 55)가 기준 지점(46) 중 하나(지점 56)로 테스트 지점(54)을 링크하고, 그 기준 지점(56)은 또 다른 포고 핀 패드(58)에 링크된다는 점을 주지한다. 포고 핀 패드(52)에 링크된 테스터 채널과 테스트 지점(54) 사이의 경로의 연속성을 테스트하기 위해, 포고 핀 패드(52)에 링크된 특정 드라이버(24)를 제외한 도체(48)에 링크된 모든 드라이버(24)(도 1)를 3 상태가 되도록 IC 테스터를 프로그램한다. 그 드라이버가 프로그램되어 하이 및 로우 논리 레벨 간에 토글하는 구형파 테스트 신호를 발생시킨다. 만약 패드(52)와 패드(54) 사이의 경로(50)가 연속적이면, 테스트 신호는 패드(54)에서 나타날 것이다. 도체(55)는 포고 핀 패드(58)를 액세스하는 여분 테스터 채널로 테스트 신호를 전달할 기준 지점(56)으로 테스트 신호를 전달할 것이다. 그 여분 테스터 채널이 프로그램되어 하이 및 로우 논리 레벨 간에 토글하는 입력 구형파 테스트 신호를 원하는 방식으로 찾는다. 다중 테스터 채널을 이용함으로써 몇몇 기준 지점(46)을 동시에 액세스할 수 있기 때문에, 테스터는 몇몇 신호 경로를 이러한 방식으로 동시에 테스트할 수 있다. 그러나 동일 기준 지점(46)에 접속된 신호 경로는 순차적으로 테스트되어야 한다.1 and 5, the continuity of a particular I / O signal path 50 between a tester channel port that is linked to a particular pogo pin pad (pad 52) and one of the wafer test points 41 (point 54). I want to test it. One of the conductors 48 (conductor 55) links the test point 54 to one of the reference points 46 (point 56), which reference point 56 is linked to another pogo pin pad 58. Notice the point. In order to test the continuity of the path between the tester channel and the tester channel linked to the pogo pin pad 52, it is linked to the conductor 48 except for the specific driver 24 linked to the pogo pin pad 52. The IC tester is programmed so that all drivers 24 (FIG. 1) are in three states. The driver is programmed to generate a square wave test signal that toggles between high and low logic levels. If the path 50 between the pad 52 and the pad 54 is continuous, the test signal will appear at the pad 54. Conductor 55 will deliver the test signal to reference point 56 where it will deliver the test signal to the redundant tester channel accessing pogo pin pad 58. The redundant tester channel is programmed to find the input square wave test signal that toggles between the high and low logic levels in the desired manner. Because multiple reference channels 46 can be accessed simultaneously by using multiple tester channels, the tester can simultaneously test several signal paths in this manner. However, signal paths connected to the same reference point 46 must be tested sequentially.

연속성 테스트는 사실상 테스터와 기준 지점(46) 사이의 TP 신호 경로가 결함이 있을 때는 테스터와 테스트 지점(41) 사이의 I/O 경로가 결함이 있다는 것을 잘못 나타낼 수 있다. 그러나 결함 있는 TP 신호 경로가 동일 TP 신호 경로에 링크된 모든 I/O 및 BUS 신호 경로를 결함 있게 나타나도록 하기 때문에 이러한 연속성 오류 원인은 명백할 것이다.The continuity test may in fact indicate that the I / O path between the tester and the test point 41 is defective when the TP signal path between the tester and the reference point 46 is defective. However, the cause of this continuity error will be apparent because a defective TP signal path causes all I / O and BUS signal paths linked to the same TP signal path to appear defective.

하나 이상의 BUS 경로가 있을 때 모든 BUS 경로가 서로 분리되도록 BUS 경로를 통해 액세스된 각각의 테스트 지점(41)에 대해 별도의 도체(48) 및 기준 지점(46)을 제공하는 것은 바람직하다. 이는 I/O 경로의 연속성이 테스트되는 동일한 방식으로 BUS 경로의 연속성이 동시에 테스트될 수 있게 한다. 그러나 많은 BUS 경로가 있을 때, BUS 경로에 의해 액세스되는 각각의 테스트 지점(41)에 대한 별도의 도체(48) 및 기준 지점(46)을 제공하는 것은 비실용적일 수 있다. 이러한 경우 별도의 버스 경로에 의해 액세스된 테스트 지점(41)이 동일 도체(48)에 링크될 수 있다. 그러나 그렇게 할 때 테스터 채널을 프로그래밍함으로써 버스 경로를 서로 분리시켜 연속성이 테스트되는 것을 목적으로 하는 특정 버스 경로에 의해 액세스되는 하나의 도체와는 달리 모든 도체(48)를 접지시킨다. 목적하는 특정 BUS 경로를 액세스하는 테스터 채널을 프로그래밍하여 테스트 신호를 BUS 경로 상에 배치하고, 테스트 지점(46)을 경유하여 접지되지 않은 도체(48)를 액세스하는 여분 테스터 채널을 프로그래밍하여 복귀 테스트 신호를 찾는다. 다른 도체(48)가 접지되기 때문에, 테스트 신호는 그 연속성이 테스트되는 경로를 통하는 것 외의 미접지된 도체로의 경로를 찾을 수 없다. 그래서 BUS 경로 접속의 연속성이 상기 방법을 이용하여 테스트될 수 있는 한편, 그들은 동시적으로보다는 연속하여 테스트되어야 한다.It is desirable to provide a separate conductor 48 and reference point 46 for each test point 41 accessed through the BUS path so that when there is more than one BUS path, all the BUS paths are separated from each other. This allows the continuity of the BUS path to be tested simultaneously in the same way that the continuity of the I / O path is tested. However, when there are many BUS paths, it may be impractical to provide separate conductors 48 and reference points 46 for each test point 41 accessed by the BUS path. In this case, the test points 41 accessed by separate bus paths can be linked to the same conductor 48. In doing so, however, programming the tester channels separates the bus paths from each other and grounds all conductors 48, unlike one conductor accessed by a particular bus path, whose purpose is continuity to be tested. Program the tester channel to access the desired BUS path to place the test signal on the BUS path, and program the redundant tester channel to access the ungrounded conductor 48 via the test point 46 to return the test signal. Find it. Since the other conductor 48 is grounded, the test signal cannot find a path to an ungrounded conductor other than through the path whose continuity is tested. So while continuity of BUS path connections can be tested using this method, they must be tested continuously rather than simultaneously.

임피던스 테스트Impedance test

기준 웨이퍼는 상호접속구조(14)를 통해 각 신호 경로의 저항(42)(도 4)을 테스트할 때 또한 유용하다. 그 경로 저항은 경로를 형성하는 도체의 고유 저항을 포함하지만, 상호접속구조(14) 내의 신호 경로에 삽입된 개별 저항을 또한 포함할 수 있다.The reference wafer is also useful when testing the resistance 42 (FIG. 4) of each signal path through the interconnect structure 14. The path resistance includes the intrinsic resistance of the conductors that form the path, but may also include individual resistors inserted into the signal path in the interconnect structure 14.

도 6은 도 2의 종래 테스터 채널(22)과 유사한 세 개의 테스터 채널(22A-22C) 세트를 도시한다. 상호접속구조(14)는 경로(50B 및 50C)를 경유하여 기준 웨이퍼(38) 상의 테스트 지점(54 및 60)으로 채널(22B 및 22C)을 링크한다. 기준 웨이퍼(38) 내의 도체(55)는 세 개의 패드(54, 56 및 60) 모두를 상호접속한다.FIG. 6 shows a set of three tester channels 22A-22C similar to the conventional tester channel 22 of FIG. 2. Interconnect 14 links channels 22B and 22C to test points 54 and 60 on reference wafer 38 via paths 50B and 50C. Conductor 55 in reference wafer 38 interconnects all three pads 54, 56, and 60.

경로(50B)의 저항 RB을 측정하기 위해서, 채널(22A)의 릴레이(32A)는 드라이버(24A)를 I/O 포트(9A)에 접속하도록 설정하고, 채널(22A)의 드라이버(24A)로의 DRIVE 신호 입력은 그의 출력을 로우로 구동하도록 설정하여, 출력 포트(9A)를 효과적으로 접지시킨다. 채널(22B)의 릴레이(32B)는 채널의 파라메트릭 테스트 회로(30B)를 그의 I/O 포트(9B)에 접속하도록 설정된다. 다음 파라메트릭 테스트 회로(30B)는 포트(9B)에서 공지된 전압의 DC 신호를 생성하여 포트(9B)를 통과하는 최종 전류를 측정한다. 대안적으로, 파라메트릭 테스트 회로(30B)는 포트(9B)를 통해 공지된 크기의 전류를 보낼 수 있어서 포트(9B)에서 최종 전압을 측정할 수 있다. 어느 하나의 경우, 드라이버(24A)가 그 출력을 풀다운하도록 설정된다고 가정할 때, 신호 전류에 의해 분배된 신호 전압은 포트(9B) 및 접지 사이의 총 신호 경로 저항 RA + RB과 실질적으로 동일하다. 드라이버(24A)의 접지에 대한 저항이 무시할 만한 것이 아니라고 공지될 때, 계산된 저항으로부터 상기 저항을 감산하여 경로 저항 RA + RB을 구할 수 있다. 대안적으로 측정 동안 포트(9A)를 직접 접지시키기 위해 추가적인 릴레이(32A)가 제공될 수 있어서 드라이버(24A)의 저항을 바이패스한다. 경로(50B)는 복귀 경로(50A)의 고유 저항(RA)보다 훨씬 큰 내장형 저항(RB)을 포함할 때, 계산된 경로 저항값 RA + RB은 그 값으로서 고려될 수 있는 저항기의 저항 RB에 충분히 근접할 것이다.In order to measure the resistance R B of the path 50B, the relay 32A of the channel 22A is set to connect the driver 24A to the I / O port 9A, and the driver 24A of the channel 22A. The DRIVE signal input to low sets its output to drive low, effectively grounding output port 9A. The relay 32B of the channel 22B is set to connect the parametric test circuit 30B of the channel to its I / O port 9B. Parametric test circuit 30B then generates a DC signal of known voltage at port 9B to measure the final current through port 9B. Alternatively, parametric test circuit 30B may send a current of known magnitude through port 9B to measure the final voltage at port 9B. In either case, assuming that driver 24A is set to pull down its output, the signal voltage divided by the signal current is substantially equal to the total signal path resistance R A + R B between port 9B and ground. same. When it is known that the resistance to ground of the driver 24A is not negligible, the path resistance R A + R B can be obtained by subtracting the resistance from the calculated resistance. Alternatively an additional relay 32A may be provided to directly ground port 9A during the measurement to bypass the resistance of driver 24A. When the path 50B includes a built-in resistor R B that is much larger than the intrinsic resistance R A of the return path 50A, the calculated path resistance value R A + R B is a resistor that can be considered as that value. Will be close enough to R b .

반면에, 경로(50A)의 저항 RA이 무시할 만한 것이 아니면, 저항 RB의 크기를 단독으로 결정하기 위한 추가적인 절차를 이용할 수 있다. 도 7에 도시된 바와 같이, 상기 세 번으로 약술된 저항 측정 절차를 이용하여 신호 경로(50A 및 50C)의 총 저항(R1), 신호 경로(50B 및 50C)의 총 저항(R2), 및 신호 경로(50A 및 50B)의 총 저항(R3)을 측정할 수 있다. 이제 세 개의 미지수(RA, RB 및 RC) 형태의 세 개의 등식을 다음과 같이 구한다. On the other hand, if the resistance R A of the path 50A is not negligible, an additional procedure may be used to determine the size of the resistance R B alone. As shown in FIG. 7, the total resistance R1 of the signal paths 50A and 50C, the total resistance R2 of the signal paths 50B and 50C, and the signal using the three resistance measurement procedures outlined above. The total resistance R3 of the paths 50A and 50B can be measured. Now three equations in the form of three unknowns (R A , R B and R C ) are given by

RA + RC = R1 R A + R C = R1

RB + RC = R2R B + R C = R2

RA + RB = R3R A + R B = R3

RA, RB 및 RC를 다음과 같이 구한다.R A , R B and R C are obtained as follows.

RA = (+R1 - R2 + R3)/2R A = (+ R1-R2 + R3) / 2

RB = (-R1 + R2 + R3)/2R B = (-R1 + R2 + R3) / 2

RC = (+R1 + R2 - R3)/2 R C = (+ R1 + R2-R3) / 2

그러므로, 기준 웨이퍼(38)가 적어도 세 개의 그룹으로 모든 테스트 또는 기준 지점을 링크하는 한, 테스터 채널의 I/O 포트와 링크되는 기준 웨이퍼 상의 테스트 또는 기준 지점 사이의 각 경로의 저항을 결정하기 위해 상술된 절차 및 계산을 이용할 수 있다.Therefore, as long as the reference wafer 38 links all the test or reference points into at least three groups, to determine the resistance of each path between the test or reference points on the reference wafer that is linked to the I / O port of the tester channel. The procedures and calculations described above can be used.

기준 웨이퍼(38) 내의 도체(42)가 각 테스트 지점(41)을 다른 테스트 지점(41)에 접속한다고 가정할 때, 상호접속구조의 신호 경로 연속성 및 저항을 테스트하기 위해 기준 웨이퍼(38) 상의 기준 지점(36)을 제공할 필요는 없다는 점을 주지한다. 이러한 경우 하나의 테스트 지점(41)은 다른 테스트 지점으로의 신호 경로 연속성 또는 저항을 테스트할 때 기준 웨이퍼로서 역할을 할 수 있다.Assuming that the conductors 42 in the reference wafer 38 connect each test point 41 to a different test point 41, then on the reference wafer 38 to test the signal path continuity and resistance of the interconnect structure. Note that it is not necessary to provide the reference point 36. In this case one test point 41 may serve as a reference wafer when testing signal path continuity or resistance to another test point.

테스터 채널과 도체에 접속된 임의의 테스트 지점 사이의 BUS 경로의 임피던스는 어떠한 다른 BUS도 동일 도체(48)에 링크되지 않는다고 가정할 때 상술한 바와 같이 테스트될 수 있다.
The impedance of the BUS path between the tester channel and any test point connected to the conductor can be tested as described above assuming no other BUS is linked to the same conductor 48.

능동 회로를 갖춘 기준 웨이퍼Reference Wafer with Active Circuit

도 8은 상호접속구조에 의해 액세스될 DUT 상의 테스트 지점의 배열과 유사한 방식으로 배열된 테스트 지점(41)을 또한 갖는 기준 웨이퍼의 부분에 대한 대안적인 실시예를 개략도 형태로 도시한 도면이다. 테스트 지점(41)은 웨이퍼(68) 내의 도체(48)에 의해 링크된다. 기준 웨이퍼(68)는 저 임피던스 경로를 통해 외부 접지 전위로 접속된 테스트 지점(71)과 각각이 테스트 지점(71)을 경유하여 도체(48) 중 하나와 접지 사이에 접속되는 한 세트의 패스 트랜지스터(70)를 포함한다. 상호접속구조를 경유하여 여분 테스터 채널에 의해 액세스 가능한 추가적인 테스트 지점(72)이 패스 트랜지스터(70)의 게이트를 발진시키는 한 세트의 드라이버(74) 각각의 입력에 접속된다.FIG. 8 shows in schematic form an alternative embodiment of a portion of a reference wafer that also has test points 41 arranged in a similar manner to the arrangement of test points on the DUT to be accessed by the interconnect structure. The test point 41 is linked by the conductor 48 in the wafer 68. The reference wafer 68 is a test point 71 connected to an external ground potential via a low impedance path and a set of pass transistors each connected between one of the conductors 48 and ground via the test point 71. And 70. An additional test point 72 accessible by the redundant tester channel via the interconnect structure is connected to the input of each of the set of drivers 74 that oscillate the gate of the pass transistor 70.

웨이퍼(68)는 또한 도체(48)에 연결된 출력을 갖는 3 상태 드라이버(78) 세트로 입력으로서의 테스트 신호(TEST)를 제공하는 오실레이터(76)를 포함한다. 인버터(80)는 테스트 지점(72)을 드라이버(78)의 3 상태 제어 입력에 결합한다. 여분 채널은 테스트 지점(72)에서 제어 신호를 어써트하고, 드라이버(74)는 트랜지스터(70)를 턴 온시키고 드라이버(78)는 3 상태로 된다. 여분 채널은 테스트 지점(72)에서 제어 신호를 디어써트하고, 드라이버(74)는 트랜지스터(70)를 턴 오프시키며, 3 상태 드라이버(78)는 도체(48)로 오실레이터(76)의 TEST 신호 출력을 버퍼링한다. Wafer 68 also includes an oscillator 76 that provides a test signal TEST as an input to a set of three state drivers 78 having an output coupled to conductor 48. Inverter 80 couples test point 72 to the tri-state control input of driver 78. The redundant channel asserts a control signal at test point 72, driver 74 turns transistor 70 on and driver 78 goes into a tri-state. The redundant channel deasserts the control signal at test point 72, driver 74 turns off transistor 70, and tri-state driver 78 outputs TEST signal of oscillator 76 to conductor 48. Buffer

테스트 지점(41)을 IC 테스터 채널에 링크하는 상호접속구조를 통해 신호 경로의 연속성을 테스트하기 위해, 여분 테스터 채널은 도체(48)를 접지시키지 않도록 드라이버(74)로 하여금 패스 트랜지스터(70)를 턴오프하도록 한다. 여분 테스터 채널은 또한 도체(48)로의 발진 TEST 신호를 버퍼링하도록 드라이버(78)를 턴 온시킨다. TEST 신호는 테스트 지점 및 상호접속구조의 신호 경로를 경유하여 테스터 채널로 다시 전달된다. 각 테스터 채널은 그 자신의 I/O 포트를 감시하도록 프로그램되어 TEST 신호가 수신되는지의 여부를 결정하여 상호접속구조를 통과하는 신호의 연속성을 확인한다.To test the continuity of the signal path through an interconnect that links the test point 41 to the IC tester channel, the redundant tester channel causes the driver 74 to pass the pass transistor 70 so as not to ground the conductor 48. Turn off. The redundant tester channel also turns on the driver 78 to buffer the oscillation TEST signal to the conductor 48. The TEST signal is passed back to the tester channel via the test path and the signal path of the interconnect structure. Each tester channel is programmed to monitor its own I / O port to determine whether a TEST signal is received to verify the continuity of the signal through the interconnect structure.

상호접속구조를 통과하는 다양한 신호의 저항을 측정하기 위해, 여분 테스터 채널은 드라이버(78) 및 신호 드라이버(74)를 3 상태화하여 도체(48)를 접지시키도록 패스 트랜지스터(70)를 턴 온시킨다. 테스터 채널에서의 파라메트릭 테스트 유닛은 각 채널 출력 포트 및 접지 사이의 총 경로 저항을 직접 측정할 수 있다. 각 패스 트랜지스터(70)의 추정 저항 및 지점(71)으로부터 접지로의 저항을 필요로 할 때 각 저항 측정치로부터 감산하여 상호접속구조를 통과하는 각 신호 경로의 저항 추정값을 제공할 수 있다.To measure the resistance of the various signals passing through the interconnect structure, the redundant tester channel turns on the pass transistor 70 to ground the conductor 48 by tristating the driver 78 and signal driver 74. Let's do it. Parametric test units in the tester channel can directly measure the total path resistance between each channel output port and ground. When the estimated resistance of each pass transistor 70 and the resistance from point 71 to ground may be subtracted from each resistance measurement, an estimate of the resistance of each signal path through the interconnect structure may be provided.

상호접속구조를 통해 신호 경로 연속성만이 테스트되고 경로 저항이 측정되지 않을 때, 드라이버(74) 및 패스 트랜지스터(70)는 기준 웨이퍼(38)로부터 생략될 수 있다. 테스트 지점(72) 및 인버터(80)는 드라이버(78)가 3 상태 드라이버를 필요로 하지 않기 때문에 웨이퍼(38)로부터 또한 생략될 수 있다.When only signal path continuity is tested through the interconnect and no path resistance is measured, the driver 74 and pass transistor 70 can be omitted from the reference wafer 38. Test point 72 and inverter 80 may also be omitted from wafer 38 because driver 78 does not require a tri-state driver.

신호 경로 저항만이 측정되고 연속성 테스트가 되지 않을 때, 도체(48)는 영구 접지될 수 있다. 이러한 경우, 테스트 지점(72), 드라이버(74 및 78), 오실레이터(76), 및 인버터(80)가 웨이퍼(38)로부터 생략될 수 있다.
When only the signal path resistance is measured and there is no continuity test, conductor 48 may be permanently grounded. In this case, test points 72, drivers 74 and 78, oscillator 76, and inverter 80 may be omitted from wafer 38.

단락 테스트Short circuit test

상호접속구조(14)를 통하여 임의의 선택된 신호 경로와 임의의 다른 신호 경로 사이의 단락은 모든 신호 경로가 개방 회로가 되도록 기준 웨이퍼를 제거하고, 선택된 신호 경로에 테스트 신호를 인가하도록 테스터 채널을 프로그래밍하고, 임의의 다른 신호 경로 상의 상기 신호의 출현을 찾도록 다른 테스터 채널을 프로그래밍함으로써 검출될 수 있다. A short circuit between any selected signal path and any other signal path through interconnect structure 14 removes the reference wafer so that all signal paths are open circuit and programs the tester channel to apply a test signal to the selected signal path. And other tester channels to find the appearance of the signal on any other signal path.

그래서 테스트중의 IC 웨이퍼의 지점으로의 집적 회로 테스터의 포트를 링크하는 임의 종류의 상호접속구조를 통해 연속성 및 저항 신호 경로를 테스트하기 위한 시스템이 도시되고 설명되었다. 상술한 명세서에 본 발명의 바람직한 실시예를 상술하였지만, 기술 분야의 당업자는 본 발명으로부터 보다 넓은 양상의 범위까지 벗어나지 않고 바람직한 실시예에 대한 많은 변형을 할 수 있다. 그래서 첨부된 청구의 범위는 본 발명의 범위 및 사상 내에서 이와 같은 변형 모두를 커버하도록 의도된다.Thus, a system for testing continuity and resistance signal paths through any kind of interconnect structure that links ports of an integrated circuit tester to a point on an IC wafer under test is shown and described. Although the preferred embodiments of the present invention have been described above in the foregoing specification, those skilled in the art can make many modifications to the preferred embodiments without departing from the scope of the invention in its broader aspects. The appended claims are therefore intended to cover all such modifications within the scope and spirit of the invention.

Claims (49)

집적회로(IC) 테스터의 포트들을 상호접속하기 위한 상호접속구조 내의 신호 경로를 테스트하기 위한 방법으로서- 테스트될 IC 웨이퍼 상에 제1 테스트 지점들이 배치됨 -,A method for testing a signal path in an interconnect structure for interconnecting ports of an integrated circuit (IC) tester, wherein first test points are disposed on an IC wafer to be tested; 상기 IC 웨이퍼 상의 상기 제1 테스트 지점의 배치와 실질적으로 유사한 배치로 복수의 제2 테스트 지점을 상부에 갖고, 상기 제2 테스트 지점들을 상호접속하는 도체를 가진 기준 웨이퍼를 제공하는 단계;Providing a reference wafer having a plurality of second test points thereon, the conductors interconnecting the second test points in an arrangement substantially similar to the placement of the first test points on the IC wafer; 상기 상호접속구조를 이용하여 상기 제2 테스트 지점 각각을 상기 포트들 각각에 상호접속하는 단계; 및Interconnecting each of the second test points to each of the ports using the interconnect structure; And 테스트 신호를 상기 상호접속구조 내의 상기 신호 경로 및 상기 도체를 통하여 상기 포트들 중 하나로부터 상기 포트들 중 다른 하나로 전송하도록 상기 IC 테스터를 프로그래밍하는 단계Programming the IC tester to send a test signal from one of the ports to the other of the ports through the signal path and the conductor in the interconnect structure 를 포함하는 신호 경로 테스트 방법.Signal path test method comprising a. 제1항에 있어서,The method of claim 1, 상기 테스트 신호가 상기 포트들 중의 상기 다른 하나에 도달하는지를 판정하도록 상기 IC 테스터를 프로그래밍하는 단계를 더 포함하는 방법.Programming the IC tester to determine if the test signal reaches the other one of the ports. 제1항에 있어서,The method of claim 1, 상기 테스트 신호는 그 크기가 진동하는 방법.The test signal oscillates in magnitude. 제3항에 있어서,The method of claim 3, 상기 테스트 신호가 상기 포트들 중의 상기 다른 하나에서 그 크기가 진동하는지를 판정하도록 상기 IC 테스터를 프로그래밍하는 단계를 더 포함하는 방법.Programming the IC tester to determine if the test signal oscillates in magnitude at the other of the ports. 제1항에 있어서,The method of claim 1, 상기 포트들 중의 상기 하나에서 상기 테스트 신호의 전압을 측정하는 단계를 더 포함하는 방법.Measuring the voltage of the test signal at the one of the ports. 제5항에 있어서,The method of claim 5, 상기 테스트 신호의 전류에 대한 상기 테스트 신호의 상기 전압의 비를 계산하는 단계Calculating a ratio of the voltage of the test signal to the current of the test signal 를 더 포함하는 방법.How to include more. 제1항에 있어서,The method of claim 1, 상기 포트들 중의 상기 하나에서의 상기 테스트 신호의 전류를 측정하는 단계를 더 포함하는 방법.Measuring the current of the test signal at the one of the ports. 제7항에 있어서,The method of claim 7, wherein 상기 테스트 신호의 상기 전류에 대한 상기 테스트 신호의 전압의 비를 계산하는 단계를 더 포함하는 방법.Calculating a ratio of the voltage of the test signal to the current of the test signal. 제1항에 있어서,The method of claim 1, 상기 포트들 중의 상기 다른 하나를 접지하는 단계;Grounding the other one of the ports; 상기 테스트 신호의 크기를 측정하는 단계; 및Measuring a magnitude of the test signal; And 상기 테스트 신호의 상기 측정된 크기에 따라 경로 저항을 계산하는 단계Calculating a path resistance according to the measured magnitude of the test signal 를 더 포함하는 방법.How to include more. 제1항에 있어서,The method of claim 1, 상기 IC 웨이퍼와 상기 기준 웨이퍼는 유사한 크기와 형상을 갖는 방법.And the IC wafer and the reference wafer have a similar size and shape. 집적회로(IC) 테스터의 포트들을 상호접속하기 위한 상호접속구조 내의 신호 경로의 저항을 측정하기 위한 방법으로서- 테스트될 IC 웨이퍼 상에 적어도 3개의 제1 테스트 지점이 배치됨 -,A method for measuring the resistance of a signal path in an interconnect structure for interconnecting ports of an integrated circuit (IC) tester, wherein at least three first test points are disposed on an IC wafer to be tested; 상기 IC 웨이퍼 상의 상기 적어도 3개의 제1 테스트 지점의 배치와 실질적으로 유사한 배치로 적어도 3개의 제2 테스트 지점을 상부에 갖고, 상기 적어도 3개의 제2 테스트 지점을 상호접속하는 도체를 가진 기준 웨이퍼를 제공하는 단계; 및A reference wafer having at least three second test points thereon, the conductors interconnecting the at least three second test points, in an arrangement substantially similar to that of the at least three first test points on the IC wafer; Providing; And 상기 상호접속구조를 이용하여 상기 적어도 3개의 제2 테스트 지점 각각을 상기 포트들 각각에 상호접속하는 단계; 및Interconnecting each of the at least three second test points to each of the ports using the interconnect structure; And 상기 적어도 3개의 포트 중의 적어도 3개의 고유한 쌍 사이에 테스트 신호를 전송하는 단계Transmitting a test signal between at least three unique pairs of the at least three ports 를 포함하는 신호 경로 저항 측정 방법.Signal path resistance measurement method comprising a. 제11항에 있어서,The method of claim 11, 상기 테스트 신호 각각의 크기를 측정하는 단계; 및Measuring the magnitude of each test signal; And 상기 테스트 신호의 상기 측정된 크기에 따라 상기 신호 경로의 저항을 계산하는 단계Calculating a resistance of the signal path according to the measured magnitude of the test signal 를 더 포함하는 방법.How to include more. 제12항에 있어서,The method of claim 12, 상기 적어도 3개의 포트 중의 적어도 3개의 고유한 쌍 사이에 상기 테스트 신호를 전송할 때, 상기 쌍 각각의 하나의 포트를 접지하는 단계를 더 포함하는 방법.When transmitting the test signal between at least three unique pairs of the at least three ports, grounding one port of each of the pair. 집적회로(IC) 테스터의 포트들을 상호접속하기 위한 상호접속구조 내의 신호 경로를 테스트하기 위한 방법으로서- 테스트될 IC 웨이퍼 상에 제1 테스트 지점들이 배치됨 -,A method for testing a signal path in an interconnect structure for interconnecting ports of an integrated circuit (IC) tester, wherein first test points are disposed on an IC wafer to be tested; 상기 IC 웨이퍼 상의 상기 제1 테스트 지점의 배치와 실질적으로 유사한 배치로 복수의 제2 테스트 지점을 상부에 갖고, 기준 지점을 가지며, 상기 제2 테스트 지점들과 상기 기준 지점을 상호접속하는 도체를 가진 기준 웨이퍼를 제공하는 단계;Having a plurality of second test points thereon, a reference point, and a conductor interconnecting the second test points and the reference point in an arrangement substantially similar to that of the first test point on the IC wafer. Providing a reference wafer; 상기 상호접속구조를 이용하여 상기 제2 테스트 지점 각각 및 상기 기준 지점 각각을 상기 포트들 각각에 상호접속하는 단계; 및Interconnecting each of the second test points and each of the reference points to each of the ports using the interconnect structure; And 테스트 신호를 상기 상호접속구조 내의 상기 신호 경로 및 상기 도체를 통하여 상기 제2 테스트 지점들 중 하나에 상호접속된 상기 포트들 중 하나로부터 상기 기준 지점에 접속된 상기 포트들 중 다른 하나로 전송하도록 상기 IC 테스터를 프로그래밍하는 단계The IC to send a test signal from one of the ports interconnected to one of the second test points through the signal path and the conductor in the interconnect structure to the other of the ports connected to the reference point Steps to Program the Tester 를 포함하는 신호 경로 테스트 방법.Signal path test method comprising a. 제14항에 있어서,The method of claim 14, 상기 테스트 신호가 상기 포트들 중의 상기 다른 하나에 도달하는지를 판정하도록 상기 IC 테스터를 프로그래밍하는 단계를 더 포함하는 방법.Programming the IC tester to determine if the test signal reaches the other one of the ports. 제14항에 있어서,The method of claim 14, 상기 테스트 신호는 하이 논리 레벨과 로우 논리 레벨 사이에서 토글링하는 방법.The test signal toggles between a high logic level and a low logic level. 제16항에 있어서,The method of claim 16, 상기 테스트 신호가 상기 포트들 중의 상기 다른 하나에서 하이 논리 레벨과 로우 논리 레벨 사이에서 토글링하는지를 판정하도록 상기 IC 테스터를 프로그래밍하는 단계를 더 포함하는 방법.Programming the IC tester to determine if the test signal toggles between a high logic level and a low logic level at the other one of the ports. 제14항에 있어서,The method of claim 14, 상기 포트들 중의 상기 하나에서 상기 테스트 신호의 전압을 측정하는 단계를 더 포함하는 방법.Measuring the voltage of the test signal at the one of the ports. 제18항에 있어서,The method of claim 18, 상기 테스트 신호의 전류에 대한 상기 테스트 신호의 상기 전압의 비를 계산하는 단계를 더 포함하는 방법.Calculating the ratio of the voltage of the test signal to the current of the test signal. 제14항에 있어서,The method of claim 14, 상기 테스트 신호의 전류를 측정하는 단계를 더 포함하는 방법.Measuring the current of the test signal. 제20항에 있어서,The method of claim 20, 상기 테스트 신호의 상기 측정된 전류에 대한 상기 테스트 신호의 전압의 비를 계산하는 단계를 더 포함하는 방법.Calculating a ratio of the voltage of the test signal to the measured current of the test signal. 제14항에 있어서,The method of claim 14, 상기 포트들 중의 상기 다른 하나를 접지하는 단계;Grounding the other one of the ports; 상기 테스트 신호의 크기를 측정하는 단계; 및Measuring a magnitude of the test signal; And 상기 테스트 신호의 상기 측정된 크기에 따라 경로 저항을 계산하는 단계Calculating a path resistance according to the measured magnitude of the test signal 를 더 포함하는 방법.How to include more. 집적회로(IC) 테스터의 포트들을 상호접속하기 위한 상호접속구조 내의 신호 경로를 테스트하기 위한 방법으로서- 테스트될 IC 웨이퍼 상에 제1 테스트 지점들이 배치됨 -,A method for testing a signal path in an interconnect structure for interconnecting ports of an integrated circuit (IC) tester, wherein first test points are disposed on an IC wafer to be tested; 상기 IC 웨이퍼 상의 상기 제1 테스트 지점의 배치와 실질적으로 유사한 배치로 복수의 제2 테스트 지점을 상부에 갖고, 상기 제2 테스트 지점들에서의 테스트 신호를 생성하는 수단을 가진 기준 웨이퍼를 제공하는 단계; 및Providing a reference wafer having a plurality of second test points thereon in an arrangement substantially similar to the placement of the first test points on the IC wafer and having means for generating test signals at the second test points ; And 상기 상호접속구조를 이용하여 상기 제2 테스트 지점들 각각을 상기 포트들 각각에 상호접속하는 단계; 및Interconnecting each of the second test points to each of the ports using the interconnect structure; And 상기 포트들을 모니터하여 상기 테스트 신호가 상기 포트들에 도달하는지를 판정하도록 상기 IC 테스터를 프로그래밍하는 단계Programming the IC tester to monitor the ports to determine if the test signal reaches the ports 를 포함하는 신호 경로 테스트 방법.Signal path test method comprising a. 제23항에 있어서,The method of claim 23, wherein 상기 테스트 신호는 그 크기가 진동하는 방법.The test signal oscillates in magnitude. 제24항에 있어서,The method of claim 24, 상기 테스트 신호가 상기 포트들 중의 다른 하나에서 그 크기가 진동하는지를 판정하도록 상기 IC 테스터를 프로그래밍하는 단계를 더 포함하는 방법.Programming the IC tester to determine if the test signal oscillates in magnitude at the other of the ports. 집적회로(IC) 테스터의 포트들을 상호접속하기 위한 상호접속구조 내의 신호 경로의 저항을 측정하기 위한 방법으로서- 테스트될 IC 웨이퍼 상에 제1 테스트 지점들이 배치됨 -,A method for measuring the resistance of a signal path in an interconnect structure for interconnecting ports of an integrated circuit (IC) tester, wherein first test points are disposed on an IC wafer to be tested, 상기 IC 웨이퍼 상의 상기 제1 테스트 지점들의 배치와 실질적으로 유사한 배치로 복수의 제2 테스트 지점을 상부에 갖고, 상기 제2 테스트 지점들을 접지하는 수단을 가진 기준 웨이퍼를 제공하는 단계; Providing a reference wafer having a plurality of second test points thereon in an arrangement substantially similar to that of the first test points on the IC wafer and having means for grounding the second test points; 상기 상호접속구조를 이용하여 상기 제2 테스트 지점들 각각을 상기 포트들 각각과 상호접속하는 단계; 및Interconnecting each of the second test points with each of the ports using the interconnect structure; And 상기 포트들과 상기 접지된 제2 테스트 지점들 사이의 신호 경로 저항을 측정하도록 상기 IC 테스터를 프로그래밍하는 단계Programming the IC tester to measure signal path resistance between the ports and the grounded second test points 를 포함하는 신호 경로 저항 측정 방법.Signal path resistance measurement method comprising a. 집적 회로(IC) 테스터가 IC 웨이퍼를 테스트하고 있을 때 상기 IC 테스터의 포트들과 상기 IC 웨이퍼 상에 배치된 제1 테스트 지점들 간에 신호 경로들을 제공하며, 상기 IC 테스터가 상기 IC 웨이퍼를 테스트하고 있지 않을 때 상기 IC 테스터가 상기 신호 경로들의 저항을 측정할 수 있게 하는 장치로서,When an integrated circuit (IC) tester is testing an IC wafer, it provides signal paths between the ports of the IC tester and the first test points disposed on the IC wafer, the IC tester testing the IC wafer and A device that enables the IC tester to measure the resistance of the signal paths when not 상기 IC 테스터가 상기 IC 웨이퍼를 테스트하고 있을 때 상기 IC 웨이퍼의 제1 테스트 지점들에 접속하도록 배치된 콘택들을 포함하고, 상기 IC 테스터의 포트들을 상기 콘택들과 상호접속하는 도체들을 포함하는 상호접속구조와 - 상기 도체들 및 콘택들은 상기 신호 경로들을 형성함 - ,An interconnect comprising contacts arranged to connect to first test points of the IC wafer when the IC tester is testing the IC wafer, the interconnects comprising conductors interconnecting the ports of the IC tester with the contacts A structure, wherein the conductors and contacts form the signal paths; 테스트될 상기 IC 웨이퍼와 유사한 크기 및 형상을 갖고, 상기 IC 웨이퍼 상의 상기 제1 테스트 지점들의 배치와 실질적으로 유사한 배치로 복수의 제2 테스트 지점을 위에 갖는 기준 웨이퍼A reference wafer having a size and shape similar to the IC wafer to be tested and having a plurality of second test points thereon in an arrangement substantially similar to that of the first test points on the IC wafer; 를 포함하고,Including, 상기 콘택들은, 상기 IC 테스터가 상기 IC 웨이퍼를 테스트하고 있을 때 상기 제1 테스트 지점들에 접속하고, 상기 IC 테스터가 상기 신호 경로들의 저항을 측정하고 있을 때 상기 제2 테스트 지점들에 접속하는 신호 경로 저항 측정 장치.The contacts are connected to the first test points when the IC tester is testing the IC wafer and to the second test points when the IC tester is measuring the resistance of the signal paths. Path resistance measuring device. 제27항에 있어서,The method of claim 27, 상기 기준 웨이퍼는 상기 제2 테스트 지점들의 그룹들을 상호접속하는 도체를 더 포함하는 장치.The reference wafer further comprises a conductor interconnecting the groups of second test points. 제27항에 있어서,The method of claim 27, 상기 기준 웨이퍼는 상기 기준 웨이퍼에 입력으로서 공급되는 신호에 따라 상기 제2 테스트 지점들을 선택적으로 접지하는 회로 수단을 더 포함하는 장치.The reference wafer further comprises circuit means for selectively grounding the second test points in accordance with a signal supplied as an input to the reference wafer. 제27항에 있어서,The method of claim 27, 상기 기준 웨이퍼는 상기 제2 테스트 지점들 상의 테스트 신호를 생성하기 위한 회로 수단을 더 포함하는 장치.The reference wafer further comprises circuit means for generating a test signal on the second test points. 집적 회로(IC) 테스터의 포트들을 상호접속하는 상호접속구조 내의 신호 경로의 저항을 측정하는 장치로서 - 테스트될 IC 웨이퍼 상에 제1 테스트 지점들이 배치됨 -,A device for measuring the resistance of a signal path in an interconnect structure interconnecting ports of an integrated circuit (IC) tester, the first test points being disposed on an IC wafer to be tested, 상기 테스트될 IC 웨이퍼와 유사한 크기 및 형상을 갖고, 상기 IC 웨이퍼 상의 상기 제1 테스트 지점들의 배치와 실질적으로 유사한 배치로 복수의 제2 테스트 지점을 위에 갖는 기준 웨이퍼를 포함하고,A reference wafer having a size and shape similar to the IC wafer to be tested and having a plurality of second test points thereon in an arrangement substantially similar to the arrangement of the first test points on the IC wafer, 상기 기준 웨이퍼는 상기 제2 테스트 지점들 상의 테스트 신호를 발생하는 회로 수단을 더 포함하며,The reference wafer further comprises circuit means for generating a test signal on the second test points, 상기 테스트 신호는 진동하는 크기를 갖는 장치.And the test signal has a vibrating magnitude. 제27항에 있어서,The method of claim 27, 상기 기준 웨이퍼는 상기 기준 웨이퍼에 입력으로서 공급되는 제어 신호에 따라 상기 제2 테스트 지점들을 교대로 접지하고 상기 제2 테스트 지점들 상의 테스트 신호를 생성하는 회로 수단을 더 포함하는 장치.The reference wafer further comprises circuit means for alternately grounding the second test points and generating a test signal on the second test points according to a control signal supplied as an input to the reference wafer. 집적 회로(IC) 테스터의 포트들을 상호접속하는 상호접속구조 내의 신호 경로의 저항을 측정하는 장치로서 - 테스트될 IC 웨이퍼 상에 제1 테스트 지점들이 배치됨 -,A device for measuring the resistance of a signal path in an interconnect structure interconnecting ports of an integrated circuit (IC) tester, the first test points being disposed on an IC wafer to be tested, 상기 테스트될 IC 웨이퍼와 유사한 크기 및 형상을 갖고, 상기 IC 웨이퍼 상에서 상기 제1 테스트 지점들의 배치와 실질적으로 유사한 배치로 복수의 제2 테스트 지점을 상부에 갖는 기준 웨이퍼를 포함하며,A reference wafer having a size and shape similar to the IC wafer to be tested and having a plurality of second test points thereon in an arrangement substantially similar to the placement of the first test points on the IC wafer, 상기 기준 웨이퍼는 상기 기준 웨이퍼에 입력으로서 공급되는 제어 신호에 따라 상기 제2 테스트 지점들을 교대로 접지하고 상기 제2 테스트 지점들 상의 테스트 신호를 생성하기 위한 회로 수단을 더 포함하고,The reference wafer further comprises circuit means for alternately grounding the second test points according to a control signal supplied as an input to the reference wafer and generating a test signal on the second test points, 상기 테스트 신호는 진동하는 크기를 갖는 장치.And the test signal has a vibrating magnitude. 집적 회로(IC) 테스터의 포트들을 상호접속하는 상호접속구조 내의 신호 경로의 저항을 측정하는 장치로서 - 테스트될 IC 웨이퍼 상에 제1 테스트 지점들이 배치됨 -,A device for measuring the resistance of a signal path in an interconnect structure interconnecting ports of an integrated circuit (IC) tester, the first test points being disposed on an IC wafer to be tested, 상기 테스트될 IC 웨이퍼와 유사한 크기 및 형상을 갖고, 상기 IC 웨이퍼 상에서 상기 제1 테스트 지점들의 배치와 실질적으로 유사한 배치로 복수의 제2 테스트 지점을 위에 갖는 기준 웨이퍼와,A reference wafer having a size and shape similar to the IC wafer to be tested and having a plurality of second test points thereon in an arrangement substantially similar to that of the first test points on the IC wafer; 상기 신호 경로들에 의해 전달되는 신호의 진폭을 측정하고 상기 측정된 신호의 진폭으로부터 상기 신호 경로들의 저항을 계산하도록 상기 상호접속구조 내의 상기 신호 경로들을 통해 상기 제2 테스트 지점들에 결합된 수단Means coupled to the second test points via the signal paths in the interconnect structure to measure the amplitude of the signal carried by the signal paths and calculate the resistance of the signal paths from the measured signal amplitude. 를 포함하는 장치.Device comprising a. 제34항에 있어서,The method of claim 34, wherein 상기 기준 웨이퍼는 상기 제2 테스트 지점들의 그룹들을 상호접속하는 도체들을 더 포함하는 장치.The reference wafer further comprises conductors interconnecting the groups of second test points. 제34항에 있어서,The method of claim 34, wherein 상기 기준 웨이퍼는, 상기 기준 웨이퍼에 입력으로서 공급되는 신호에 따라 상기 제2 테스트 지점들을 선택적으로 접지하는 회로 수단을 더 포함하는 장치.The reference wafer further comprises circuit means for selectively grounding the second test points in accordance with a signal supplied as an input to the reference wafer. 제34항에 있어서,The method of claim 34, wherein 상기 기준 웨이퍼는 상기 제2 테스트 지점들 상의 테스트 신호를 발생하는 회로 수단을 더 포함하는 장치.The reference wafer further comprises circuit means for generating a test signal on the second test points. 제37항에 있어서,The method of claim 37, 상기 테스트 신호는 진동하는 크기를 갖는 장치.And the test signal has a vibrating magnitude. 제37항에 있어서,The method of claim 37, 상기 기준 웨이퍼는, 상기 기준 웨이퍼에의 입력으로서 공급되는 제어 신호에 따라 상기 제2 테스트 지점들을 교대로 접지하고 상기 제2 테스트 지점들 상의 테스트 신호를 생성하는 회로 수단을 더 포함하는 장치.The reference wafer further comprises circuit means for alternately grounding the second test points according to a control signal supplied as an input to the reference wafer and generating a test signal on the second test points. 제39항에 있어서,The method of claim 39, 상기 테스트 신호는 진동하는 크기를 갖는 장치.And the test signal has a vibrating magnitude. 상호접속구조를 테스트하는 방법으로서,As a method of testing the interconnect structure, 복수의 포트를 갖는 반도체 장치 테스터를 제공하는 단계와,Providing a semiconductor device tester having a plurality of ports, 상기 복수의 포트 중 일부를 복수의 프로브 중 대응하는 일부와 상호접속하는 상호접속구조를 제공하는 단계 - 상기 복수의 프로브는 반도체 장치의 반도체 웨이퍼 상의 다이 패드들의 배치와 실질적으로 유사하게 배치됨 -와,Providing an interconnect structure for interconnecting a portion of the plurality of ports with a corresponding portion of the plurality of probes, wherein the plurality of probes are disposed substantially similar to an arrangement of die pads on a semiconductor wafer of a semiconductor device; 상기 반도체 테스터 상에 대응하는 제1 포트를 갖는 상기 복수의 프로브 중 제1 프로브를, 상기 반도체 테스터 상에 대응하는 제2 포트를 갖는 상기 복수의 프로브 중 제2 프로브와 결합하고, 이에 따라 상기 제1 포트에서 상기 제2 포트로의 예상 신호 경로를 확립하는 단계와,Coupling a first probe of the plurality of probes having a corresponding first port on the semiconductor tester with a second probe of the plurality of probes having a corresponding second port on the semiconductor tester, thereby Establishing an expected signal path from one port to said second port; 상기 제1 포트 상의 테스트 신호를 전송하는 단계와,Transmitting a test signal on the first port; 예상 신호가 상기 제2 포트에서 나타나는지 여부를 판정하는 단계Determining whether an expected signal appears at the second port 를 포함하는 방법.How to include. 제41항에 있어서,The method of claim 41, wherein 상기 결합하는 단계는, 상기 다이 패드의 배치와 실질적으로 유사하게 배치된 복수의 콘택 패드 및 상기 제1 프로브에 대응하는 상기 웨이퍼 상의 제1 위치에서의 제1 콘택 패드와 상기 제2 프로브에 대응하는 상기 웨이퍼 상의 제2 위치에서의 상기 제2 콘택 패드 간에 전기적 접속을 이루는 도체를 갖는 테스트 웨이퍼를 제공하는 단계를 포함하는 방법.The combining may correspond to a plurality of contact pads disposed substantially similar to the placement of the die pad and corresponding to the first contact pad and the second probe at a first location on the wafer corresponding to the first probe. Providing a test wafer having conductors that make an electrical connection between the second contact pads at a second location on the wafer. 제41항에 있어서,The method of claim 41, wherein 상기 제2 포트에서 전압을 측정하는 단계를 더 포함하는 방법.Measuring the voltage at the second port. 제43항에 있어서,The method of claim 43, 상기 테스트 신호의 전류에 대한 상기 전압의 비를 계산하는 단계를 더 포함하는 방법.Calculating the ratio of the voltage to the current of the test signal. 테스트되는 상호접속구조를 제조하는 방법으로서,A method of making an interconnect structure that is tested, 복수의 포트를 갖는 집적 회로(IC) 테스터를 제공하는 단계와,Providing an integrated circuit (IC) tester having a plurality of ports, 상기 복수의 포트 중 일부를 복수의 프로브 중 대응하는 일부와 상호접속하는 상호접속구조를 제공하는 단계 - 상기 복수의 프로브는 반도체 장치의 반도체 웨이퍼 상의 다이 패드의 배치와 실질적으로 유사하게 배치됨 - 와,Providing an interconnect structure for interconnecting a portion of the plurality of ports with a corresponding portion of the plurality of probes, wherein the plurality of probes are disposed substantially similar to an arrangement of die pads on a semiconductor wafer of a semiconductor device; 상기 다이 패드의 배치와 실질적으로 유사하게 배치된 복수의 테스트 패드, 기준 지점, 및 상기 테스트 패드들과 상기 기준 지점을 상호접속하는 적어도 하나의 도체를 구비하는 기준 웨이퍼를 제공하는 단계 - 상기 테스트 패드들 및 상기 기준 지점은 상기 프로브들 중 대응하는 프로브들에 접속함 - 와,Providing a reference wafer having a plurality of test pads, a reference point, and at least one conductor interconnecting the test pads and the reference point, disposed substantially similarly to the placement of the die pad-the test pad And the reference point connects to corresponding ones of the probes; 제1 프로브 팁을 통해 상기 테스트 패드들 중 하나에 접속될 것으로 예상되는 상기 포트들 중 한 포트 상의 테스트 신호를 전송하는 단계와,Transmitting a test signal on one of the ports expected to be connected to one of the test pads through a first probe tip; 제2 프로브 팁을 통해 상기 기준 지점에 접속될 것으로 예상되는 포트 상의 예상 신호를 측정하는 단계Measuring an expected signal on a port that is expected to be connected to the reference point via a second probe tip 를 포함하는 방법.How to include. 제45항에 있어서,The method of claim 45, 상기 테스트 패드들 중 다른 하나에 예상가능하게 접속된 상기 포트들 중 다른 하나를 접지하는 단계와,Grounding the other of the ports predictably connected to the other of the test pads; 상기 테스트 신호의 크기를 측정하는 단계와,Measuring the magnitude of the test signal; 상기 테스트 신호의 측정된 크기에 따라 경로 저항을 계산하는 단계Calculating a path resistance according to the measured magnitude of the test signal 를 더 포함하는 방법.How to include more. 제45항에 있어서,The method of claim 45, 상기 테스트 패드들 중 다른 하나에 예상가능하게 접속된 상기 포트들 중 다른 하나를 개방 회로화하는 단계와,Open circuiting the other of the ports predictably connected to the other of the test pads; 상기 테스트 신호의 크기를 측정하는 단계와,Measuring the magnitude of the test signal; 상기 테스트 신호의 측정된 크기에 따라 경로 저항을 계산하는 단계Calculating a path resistance according to the measured magnitude of the test signal 를 더 포함하는 방법.How to include more. 제45항에 있어서,The method of claim 45, 상기 테스트 신호의 크기를 측정하는 단계와,Measuring the magnitude of the test signal; 상기 테스트 신호의 측정된 크기에 따라 경로 저항을 계산하는 단계Calculating a path resistance according to the measured magnitude of the test signal 를 더 포함하는 방법.How to include more. 테스트되는 프로브 카드 어셈블리를 제조하는 방법으로서,A method of making a probe card assembly to be tested, 테스트 포트들을 갖는 집적 회로(IC) 테스터를 제공하는 단계와,Providing an integrated circuit (IC) tester having test ports, 테스트될 웨이퍼 상에 제1 테스트 지점들을 갖는 반도체 장치들을 제공하는 단계와,Providing semiconductor devices having first test points on a wafer to be tested, 상기 제1 테스트 지점들의 배치와 일치하도록 배치된 복수의 제2 테스트 지점 및 상기 제2 테스트 지점들 중 적어도 2개를 상호접속하는 도체를 갖는 기준 웨이퍼를 제공하는 단계와,Providing a reference wafer having a plurality of second test points disposed to match the placement of the first test points and a conductor interconnecting at least two of the second test points; 프로브 카드 어셈블리를 제공하여 상기 제2 테스트 지점들 중 적어도 일부를 상기 테스트 포트들 중 적어도 일부와 상호접속하는 단계와,Providing a probe card assembly to interconnect at least some of the second test points with at least some of the test ports; 상기 프로브 카드 어셈블리 내의 신호 경로들 및 상기 도체를 통해 상기 IC 테스터의 테스트 포트들 중 하나로부터 상기 테스트 포트들 중 다른 하나로 테스트 신호를 전송하는 단계와,Transmitting a test signal from one of the test ports of the IC tester to another of the test ports via signal paths and the conductor in the probe card assembly; 상기 테스트 신호가 상기 테스트 포트들 중 상기 다른 하나에 도달하는지 여부를 판정하는 단계Determining whether the test signal reaches the other one of the test ports 를 포함하는 방법.How to include.
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