KR101203264B1

KR101203264B1 - 시험장치

Info

Publication number: KR101203264B1
Application number: KR1020107013117A
Authority: KR
Inventors: 타카시 하세가와
Original assignee: 가부시키가이샤 어드밴티스트
Priority date: 2007-11-14
Filing date: 2007-11-14
Publication date: 2012-11-20
Also published as: JPWO2009063533A1; JP4889792B2; US8368418B2; TW200926190A; TWI394169B; WO2009063533A1; KR20100087745A; US20100271063A1

Abstract

복수의 테스트 핀(P1…)은 DUT(200)로부터 출력되는 복수의 데이터(Do1…)가 입력된다. 복수의 멀티플렉서(MUX1…)는 복수의 테스트 핀(P1…)에 입력되는 복수의 데이터(Do1…)를 받고, 어느 하나를 선택하여 출력한다. 복수의 논리 비교기(CMP1…)는 복수의 멀티플렉서(MUX1…)별로 마련되고, 대응되는 멀티플렉서(MUX…)에 의해 선택된 데이터가 그 기대값과 일치한지를 판정한다.

Description

시험장치{TESTING APPARATUS}

본 발명은 시험장치에 관한 것이다.

반도체 집적회로가 설계대로 동작하는지를 판정하기 위하여, 시험장치가 사용된다. 시험장치는 검사 대상인 반도체 집적회로(이하, 단순히 "DUT: Device Under Test"라고 한다)에 소정의 테스트 패턴을 공급하고, DUT에 테스트 패턴에 근거한 처리를 실행시킨다. 그 결과 DUT의 처리가 정상적으로 완료되면, 당해 DUT는 양품으로 판정된다. 예를 들면, DUT가 메모리 등인 경우, DUT에 일단 데이터를 입력하고, 입력된 데이터를 읽어내어 기대값과 비교하여, 일치 여부를 판정한다.

여기서, 멀티 뱅크 구성을 갖는 플래시 메모리를 검사 대상으로 하는 경우에 대해 검토한다. 도 1은 멀티 뱅크 구성을 갖는 NAND형 플래시 메모리의 구성을 나타내는 블록도이다. 플래시 메모리(200a)는 제 1 뱅크(BANK1)와 제 2 뱅크(BANK2)를 구비하는 2뱅크의 구성으로 되어 있고, 각 뱅크별로 메모리 셀(2) 및 구제회로(4)가 마련된다. 두 뱅크(BANK1, BANK2)의 각각의 메모리 셀(2)은 입출력단자(Pio1~Pio8)를 공유하고 있다. 또, 입출력단자(Pio1~Pio8)의 개수, 즉, 버스 폭은 예시에 지나지 않고, 임의이다.

시험장치는 메모리 셀(2)의 소정의 어드레스에 소정의 데이터를 입력한다. 메모리 셀(2)의 데이터는 한 번의 입력 동작으로는 정상적으로 입력되지 않는 경우가 있기 때문에, 메모리 셀 내부에서 입력/삭제했을 때의 기대값과, 입력/삭제 데이터를 비교하여, 그들이 일치할 때까지 입력/삭제 동작의 리트라이(retry)를 실행한다. 리트라이 회수에는 상한이 설정되어 있고, 그 상한에 달해도 정상적인 입력/삭제를 할 수 없는 셀은 불량으로 취급된다.

시험 시간의 단축을 위하여, 테스트의 결과, 불량으로 판정된 셀(이하, "불량 셀"이라고 한다)을 포함하는 블록은 이후의 테스트 항목에서 제외된다. 이 때문에 종래의 시험장치에는 테스트 핀별 논리 비교부와 페일 스택 레지스터가 마련된다. 논리 비교부는 대응되는 테스트 핀에 입력된 데이터를 기대값과 비교하여 양호 여부를 판정하고, 한 번이라도 불량을 판정하면, 대응되는 페일 스택 레지스터에 플래그를 세운다. 시험장치는 불량 셀을 포함하는 블록(이하, "불량 블록"이라고 한다)의 어드레스를 저장하고, 불량 블록의 맵을 작성한다. 불량 블록의 맵에 등록된 어드레스에 대해서는 이후의 시험을 진행하지 않는다.

일본 특허공개 2006-139892호 공보 일본 특허공개 2002-15596호 공보

그러나, 도 1에 나타내는 바와 같이, 멀티 뱅크 메모리는 뱅크별 입출력 핀이 공통이기 때문에, 모든 뱅크의 데이터 출력이 시험장치의 동일 테스트 핀에 입력된다. 즉, 단일 논리 비교부에 의해 복수의 뱅크를 검사하기 때문에, 어느 뱅크에 불량이 발생했는지를 판별할 수 없게 된다. 페일 스택 레지스터의 값에 근거하여 플래시 메모리(200a)에 입력해야 할 데이터 패턴의 발생을 정지할 경우, 어느 한 뱅크에 불량이 발생한 시점에서, 기타 뱅크에 대한 시험도 종료된다.

또한, 플래시 메모리는 불량 셀, 또는 불량 블록을 구제회로(4) 내의 잉여 셀에 의해 대체한다. 그러나, 논리 비교부의 판정 결과에 근거하여 불량 셀 또는 불량 블록의 어드레스(이하, "불량 어드레스"라고 한다)를 저장해 나가는 경우, 어느 뱅크에서 불량이 발생했는지 특정할 수 없기 때문에, 구제회로(4)에 의한 적절한 대체가 불가능하게 된다.

이와 같은 문제는 멀티 뱅크 메모리뿐만 아니라, 단일 테스트 핀에 대해 복수의 DUT가 접속되는 경우에도 발생할 수 있다.

본 발명은 상기와 같은 과제에 비추어, 단일 테스트 핀에 복수의 데이터가 입력되는 경우에 적절하게 검사할 수 있는 시험장치를 제공하는 것을 목적으로 한다.

본 발명의 일 실시형태는 적어도 하나의 피시험 디바이스에 포함되는 복수의 동일 회로요소를 검사 대상으로 하여, 상기 복수의 동일 회로요소로부터 출력되는 피시험 데이터가 기대값과 일치한지를 판정하는 시험장치에 관한 것이다. 상기 시험장치는 복수의 동일 회로요소로부터 출력되는 피시험 데이터가 입력되는 복수의 테스트 핀과, 복수의 테스트 핀 중의 임의의 테스트 핀에 할당 가능하도록 구성되어 할당된 테스트 핀에 입력된 피시험 데이터가 그 기대값과 일치한지를 판정하는 복수의 논리 비교기를 구비한다. 복수의 동일 회로요소가 각각, 서로 대응되는 단자를 구비하고, 각 동일 회로요소의 대응되는 단자로부터는, 공통 검사 항목을 갖는 피시험 데이터가 출력되어 있음과 함께, 복수의 테스트 핀 각각에, 복수의 동일 회로요소의 대응되는 단자가 공통으로 접속될 때, 각 테스트 핀에 대해 해당 테스트 핀에 접속되는 상기 동일 회로요소의 개수에 대응한 논리 비교기를 할당한다. 일 동일 회로요소가 피시험 데이터를 출력할 때, 당해 동일 회로요소에 할당된 논리 비교기를 동작시킨다.

"동일 회로요소"란, 구성이 동일한 회로 블록이나 IC, 또는 기능이 동일한 회로 블록이나 IC를 가리킨다. 본 실시형태에 의하면, 논리 비교기를 임의의 테스트 핀에 대해 할당할 수 있기 때문에, 일 테스트 핀에 대하여 단일 플래시 메모리 내의 복수의 뱅크로부터의 데이터가 입력되는 경우나, 복수의 상이한 디바이스로부터의, 검사 항목을 공통으로 하는 데이터가 입력되는 경우에, 그 데이터의 출력원(발생원), 즉, 동일 회로요소에 대응하여, 논리 비교기를 전환하여 적절하게 검사할 수 있다.

시험장치는 복수의 논리 비교기별로 마련되고, 복수의 테스트 핀에 입력되는 복수의 데이터를 받고, 어느 하나를 선택하여 대응되는 논리 비교기에 출력하는 복수의 멀티플렉서를 더 구비해도 좋다. 본 실시형태에 의하면, 멀티플렉서를 마련하는 것에 의해, 일 테스트 핀에 대해 복수의 논리 비교기를 할당할 수 있다.

피시험 디바이스는 구제회로를 단위로 하는 n개(n은 2 이상의 정수)의 뱅크를 갖는 멀티 뱅크 메모리이고, 복수의 동일 회로요소는 복수의 뱅크이어도 좋다. 이 경우, 뱅크별로 시험 결과 및 불량 셀의 어드레스를 개별로 취득할 수 있다.

복수의 뱅크 사이에서 입출력단자가 공통화되어 있고, i번째(1≤i≤n)의 뱅크로부터 데이터를 읽어낼 때, 각 테스트 핀에는 i번째의 뱅크로부터의 데이터가 입력되고, 시험장치는 각 테스트 핀에 n개의 멀티플렉서를 할당하여, 할당된 테스트 핀으로부터의 데이터를 선택하도록 하는 것과 함께, i번째의 뱅크를 테스트할 때 i번째의 멀티플렉서에 대응되는 논리 비교기를 동작시켜도 좋다. 이 경우, 현재 동작시키고 있는 뱅크에 대응되는 논리 비교기를 적절하게 동작시킬 수 있다.

시험장치는 상기 복수의 테스트 핀에 공통으로 접속되는 n개의 상기 피시험 디바이스를 검사 대상으로 하고, 상기 복수의 동일 회로요소는 상기 n개의 피시험 디바이스 각각 포함되고, i번째(1≤i≤n)의 피시험 디바이스로부터 데이터를 읽어낼 때, 각 테스트 핀에는 i번째의 피시험 디바이스로부터의 데이터가 입력되어도 좋다. 시험장치는 n개의 멀티플렉서를 각 테스트 핀에 할당하여, 할당된 테스트 핀으로부터의 데이터를 선택하도록 하는 것과 함께, i번째의 피시험 디바이스를 테스트할 때 i번째의 멀티플렉서에 대응되는 논리 비교기를 동작시켜도 좋다. 이 경우, 현재 동작시키고 있는 피시험 디바이스에 대응되는 논리 비교기를 적절하게 동작시킬 수 있다.

복수의 멀티플렉서 및 복수의 논리 비교기는 모든 테스트 핀별로 마련되어도 좋다.

복수의 멀티플렉서 및 복수의 논리 비교기 각각의 개수는 테스트 핀의 개수와 일치하여도 좋다.

복수의 멀티플렉서 및 복수의 논리 비교기는 복수의 테스트 핀에 대하여 보다 많이 마련되어도 좋다.

일 실시형태의 시험장치는 테스트 핀별 복수의 멀티플렉서 및 복수의 논리 비교기와 함게, 적어도 하나의 예비 멀티플렉서와, 예비 멀티플렉서별로 마련된 적어도 하나의 예비 논리 비교기를 더 구비해도 좋다.

일 실시형태의 시험장치는 복수의 멀티플렉서 대신에, 복수의 테스트 핀별로 마련된 복수의 디멀티플렉서를 구비해도 좋다. 각 디멀티플렉서는 대응되는 테스트 핀에 입력된 데이터를 복수의 논리 비교기 중의 선택된 어느 하나에 출력해도 좋다.

또, 이상의 구성 요소의 임의의 조합이나 본 발명의 구성 요소나 표현을, 방법, 장치 등의 사이에서 서로 치환한 것도, 본 발명의 실시형태로서 유효하다.

본 발명에 의하면, 일 테스트 핀에 대해 단일 플래시 메모리 내의 복수의 뱅크로부터의 데이터가 입력되는 경우나, 복수의 상이한 디바이스로부터의 데이터가 입력되는 경우에, 그 데이터의 출력원(발생원)에 대응하여 논리 비교기를 전환하여 사용할 수 있고, 적절하게 검사할 수 있다.

도 1은 멀티 뱅크 구성을 갖는 NAND형 플래시 메모리의 구성을 나타내는 블록도.
도 2는 실시형태에 따른 시험장치의 구성을 나타내는 블록도.
도 3은 도 2의 논리 비교부의 구성을 나타내는 블록도.
도 4는 도 3의 논리 비교부의 동작 상태를 나타내는 타임차트.
도 5는 변형예에 따른 논리 비교부의 구성을 나타내는 블록도.
도 6은 도 5의 논리 비교부의 동작 상태를 나타내는 타임차트.

이하, 본 발명을 바람직한 실시형태에 따라 도면을 참조하면서 설명한다. 각 도면에 도시되는 동일 또는 동등한 구성 요소, 부재, 처리에는, 동일 부호를 부여하고, 중복되는 설명은 적절히 생략한다. 또한, 실시형태는 발명을 한정하는 것이 아닌 예시일뿐이고, 실시형태에 기술되는 모든 특징이나 그 조합은 꼭 발명의 본질적인 것은 아니다.

본 명세서에 있어서, "부재 A가 부재 B에 접속된 상태"란, 부재 A와 부재 B가 물리적으로 직접 접속되는 경우나, 부재 A와 부재 B가 전기적인 접속 상태에 영향을 미치지 않는 다른 부재을 개재하여 간접적으로 접속되는 경우도 포함한다. 마찬가지로, "부재 C가 부재 A와 부재 B의 사이에 마련된 상태"란, 부재 A와 부재 C, 또는 부재 B와 부재 C가 직접적으로 접속되는 경우와, 나아가 전기적인 접속 상태에 영향을 미치지 않는 다른 부재을 개재하여 간접적으로 접속되는 경우도 포함한다.

도 2는 실시형태에 따른 시험장치(100)의 구성을 나타내는 블록도이다. 시험장치(100)는 DUT(200)로부터 출력되는 피시험 데이터가 기대값과 일치한지를 판정한다. 구체적으로, 시험장치(100)는 적어도 하나의 DUT(200)에 포함되는 복수의 동일 회로요소를 검사 대상으로 하여, 복수의 동일 회로요소로부터 출력되는 피시험 데이터가 기대값과 일치하는가를 판정한다.

이하, DUT(200)는 멀티 뱅크 NAND형 플래시 메모리인 것으로 한다. 시험장치(100)는 DUT(이하, "피시험 메모리"라고도 한다)(200)의 뱅크별 불량 블록을 검출하고, 중복 검사를 정지하여 시험의 스루풋(throughput) 향상을 도모하는 것과 함께, 메모리 셀에 마련된 구제회로(4)에 의해 구제해야 할 불량 블록의 어드레스를 특정한다.

시험장치(100)는 타이밍 발생기(102), 패턴 발생기(104), 파형 정형기(106), 라이트 드라이버(108), 콤퍼레이터(110), 논리 비교부(112), 페일 메모리(114), 양호 여부 판정부(116)를 구비한다.

패턴 발생기(104)는 타이밍 세트 신호(이하, "TS 신호"라고 한다)를 생성하여, 타이밍 발생기(102)에 공급한다. 타이밍 발생기(102)는 TS 신호에 의해 지정된 타이밍 데이터에 근거하여 주기 클럭(CKp) 및 지연 클럭(CKd)을 발생시켜, 주기 클럭(CKp)을 패턴 발생기(104)에 공급하고, 지연 클럭(CKd)을 파형 정형기(106)에 공급한다. 그리고, 패턴 발생기(104)는 DUT(200)가 갖는 복수의 기억 영역인 블록 각각을 나타내는 어드레스(ADD), 및 복수의 블록 각각에 입력해야 할 복수의 시험 패턴 데이터(Dt)를 발생시켜, 파형 정형기(106)에 공급한다.

파형 정형기(106)는 타이밍 발생기(102)로부터 공급된 지연 클럭(CKd)에 근거하여, 패턴 발생기(104)가 발생시킨 시험 패턴 데이터(Dt)에 대응한 시험 패턴 신호(St)를 생성한다. 그리고, 파형 정형기(106)는 패턴 발생기(104)로부터 공급된 어드레스(ADD), 및 생성한 시험 패턴 신호(St)를, 라이트 드라이버(108)를 개재하여 피시험 메모리(200)에 공급한다.

또한, 패턴 발생기(104)는 피시험 메모리(200)가 어드레스(ADD) 및 시험 패턴 신호(St)에 대응하여 출력해야 할 출력 데이터인 기대값 데이터(Dexp)를 미리 발생시켜, 논리 비교부(112)에 공급한다. 콤퍼레이터(110)는 DUT(200)로부터 어드레스(ADD)에 대응되는 데이터(Do)를 읽어내어 논리 비교부(112)에 출력한다. 논리 비교부(112)는 피시험 메모리(200)로부터 읽어낸 데이터(Do)와 패턴 발생기(104)로부터 공급된 기대값 데이터(Dexp)를 비교하여, 출력 데이터(Do)와 기대값 데이터(Dexp)가 일치하지 않을 경우에 페일 데이터(Df)를 출력한다.

페일 메모리(114)는 논리 비교부(112)가 출력한 페일 데이터(Df)를 패턴 발생기(104)가 발생시킨 어드레스(ADD)에 대응시켜 차례로 격납한다. 또한, 페일 메모리(114)는 논리 비교부(112)가 출력한 페일 데이터의 수를 뱅크별로 카운트한다. 그리고, 양호 여부 판정부(116)는 페일 메모리(114)가 격납하는 페일 데이터 및 페일 메모리(114)가 카운트한 페일 데이터의 수에 근거하여 피시험 메모리(200)의 양호 여부를 판정한다.

도 2에 있어서, 이해의 편의를 위하여 복수의 데이터 라인 및 어드레스 라인이 한 줄로 도시되지만, 실제의 회로에서는 DUT(200)의 버스 폭에 대응한 개수의 데이터 라인 및 어드레스 라인이 마련된다.

도 3은 도 2의 논리 비교부(112)의 구성을 나타내는 블록도이다. 논리 비교부(112)는 복수의 테스트 핀(P1, P2, …)(필요에 따라 "테스트 핀(P)"으로 총칭한다), 복수의 멀티플렉서(MUX1, MUX2, …)(필요에 따라 "멀티플렉서(MUX)"로 총칭한다), 복수의 논리 비교기(CMP1, CMP2, …)(필요에 따라 "논리 비교기(CMP)"로 총칭한다), 및 제어부(10)를 구비한다. 복수의 테스트 핀(P1~P8)은 DUT(200)(복수의 동일 회로요소)로부터 출력되는 복수의 데이터(Do1~Do8)가 입력된다. 테스트 핀(P) 및 데이터(Do)의 개수는 임의이고, DUT(200)의 종류나 버스 폭에 따라 결정된다.

각 멀티플렉서(MUX)는 복수의 입력 단자(1~8)를 구비한다. 각 멀티플렉서(MUX)의 입력 단자(1~8)에는 각각 복수의 테스트 핀(P1~P8)에 입력되는 데이터(Do1~Do8)가 입력된다. 각 멀티플렉서(MUX)는 복수의 데이터(Do1~Do8) 중의 어느 하나를 선택하여 출력한다. 또, 멀티플렉서(MUX)의 전단 또는 후단에는 도 2에 나타내는 콤퍼레이터(입력 버퍼)(110)가 마련된다.

복수의 논리 비교기(CMP1~CMP4)는 복수의 멀티플렉서(MUX1~MUX4)별로 마련된다. 논리 비교기(CMPi)(i는 자연수)는 대응되는 멀티플렉서(MUXi)에 의해 선택된 데이터(Doi)가 그 기대값(Dexpi)과 일치한지를 판정한다. 각 논리 비교기(CMP)는 도 2의 페일 데이터(Df)를 출력한다. 각 논리 비교기(CMP1~CMP4)는 복수의 테스트 핀(P1~P8) 중의 임의의 테스트 핀에 할당 가능하도록 구성되어 있고, 할당된 테스트 핀에 입력된 피시험 데이터가 그 기대값과 일치한지를 판정한다.

제어부(10)는 각각의 멀티플렉서(MUX1~MUX4)에 대해 복수의 테스트 핀(P)에 입력된 복수의 데이터(Do)의 어느 것을 선택해야 할지를 지시한다. 또한, 도시되지 않는 패턴 발생기(도 2의 104)에 의해 비교 유효 사이클 신호(MUT1~MUT4)가 생성되고, 논리 비교기(CMP1~CMP4)에 대하여 비교 동작을 해야 할 타이밍이 지시된다.

이하, 복수의 동일 회로요소가 각각, 서로 대응되는 단자를 구비하고, 각 동일 회로요소의 대응되는 단자로부터는, 공통 검사 항목을 갖는 피시험 데이터가 출력되어 있는 상황을 상정하여, 시험장치(100)의 동작을 설명한다.

총괄하면, 복수의 테스트 핀 각각에 복수의 동일 회로요소의 대응되는 단자가 공통으로 접속될 때, 시험장치(100)는 각 테스트 핀에 대해 해당 테스트 핀에 접속되는 동일 회로요소의 개수에 대응한 논리 비교기를 할당하여, 일 동일 회로요소가 피시험 데이터를 출력할 때, 당해 동일 회로요소에 할당된 논리 비교기를 동작시킨다. 이하, 구체적으로 설명한다.

DUT(200)는 n개(n은 2 이상의 정수)의 뱅크를 갖는 멀티 뱅크 메모리이고, 복수의 뱅크 사이에서 입출력단자가 공통화되어 있다. i번째(1≤i≤n)의 뱅크로부터 데이터를 읽어낼 때, 각 테스트 핀(P1~P8)에는 i번째의 뱅크로부터의 데이터가 입력된다. 각 뱅크는 동일 회로요소에 상당한다.

시험장치(100)는 각 테스트 핀(P)에 n개의 멀티플렉서(MUX)를 할당하여, 할당된 테스트 핀(P)으로부터의 데이터(Do)를 선택하도록 한다. 또한, i번째의 뱅크를 테스트할 때 i번째의 멀티플렉서(MUX)에 대응되는 논리 비교기(CMP)를 동작시킨다.

구체적으로, 2뱅크의 메모리를 검사하는 경우, 각 테스트 핀에는 2개의 멀티플렉서(MUX)가 할당된다. 즉, 테스트 핀(P1)에는 멀티플렉서(MUX1, MUX2)가 할당되고, 테스트 핀(P2)에는 멀티플렉서(MUX3, MUX4)가 할당된다. 기타 테스트 핀에 대해서도, 각각 2개의 멀티플렉서가 할당된다.

멀티플렉서(MUX1, MUX2)는 할당된 테스트 핀(P1)의 데이터(Do1)를 선택하여 논리 비교기(CMP1)에 출력한다. 또한, 멀티플렉서(MUX3, MUX4)는 할당된 테스트 핀(P2)의 데이터(Do2)를 선택하여 논리 비교기(CMP2)에 출력한다.

이상이 시험장치(100)의 구성이다. 다음으로, 시험장치(100)의 동작을 설명한다. 도 4는 도 3의 논리 비교부(112)의 동작 상태를 나타내는 타임차트이다. 도 4는 위에서 차례로 출력 데이터(Do1), 비교 유효 사이클 신호(MUT1, MUT2)를 나타낸다. 도시된 바와 같이, 출력 데이터(Do1)가 제 1 뱅크(BANK1)로부터의 데이터일 때, 비교 유효 사이클 신호(MUT1)가 하이레벨로 되고, 논리 비교기(CMP1)가 액티브하게 된다. 또한, 출력 데이터(Do1)가 제 2 뱅크(BANK2)로부터의 데이터일 때, 논리 비교기(CMP2)가 액티브하게 된다. 제어부(10)는 어드레스(ADD)를 참조하는 것에 의해, 액세스 대상의 뱅크를 취득하고, 액세스 대상의 뱅크에 대응한 비교 유효 사이클 신호(MUT)를 하이레벨로 한다.

출력 데이터(Do2)에 대해서도, 도 4와 마찬가지로 액세스 대상의 뱅크에 대응하여 비교 유효 사이클 신호(MUT3, MUT4)의 레벨을 전환할 수 있다.

이와 같이, 실시형태에 따른 시험장치(100)에 의하면, 하나의 테스트 핀에 대하여 뱅크의 개수에 대응한 논리 비교기(CMP)를 할당하는 것에 의해, 뱅크별로 불량 블록을 특정하고, 뱅크별로 불량 블록의 어드레스를 유지할 수 있다. 그 결과, 일 뱅크의 일 블록에 불량이 발견되면, 당해 불량 블록에 대해서만, 그 후의 시험을 정지할 수 있다. 또한, 뱅크별 불량 블록을 구제회로(4) 내의 셀을 이용하여 치환할 수 있다.

다른 관점에서 보면, 실시형태에 따른 논리 비교부(112)는 복수의 멀티플렉서(MUX) 및 복수의 논리 비교기(CMP)가 모든 테스트 핀(P)별로 마련되어 있다. 그리고, 어느 한 테스트 핀(예를 들면, P1)에 입력되는 데이터(Do1)를 검사할 때에는, 당해 테스트 핀(P1)에 마련된 논리 비교기(CMP1)와 함께, 다른 논리 비교기, 즉, 데이터 판정을 할 필요가 없는 논리 비교기를 당해 테스트 핀에 대하여 할당한다. 예를 들면, 테스트 핀(P5)이 DUT(200)의 칩 이네이블(enable) 단자나 칩 셀렉트 단자, 라이트 이네이블 단자나 리드 이네이블 단자에 접속되는 드라이버 핀인 경우, 테스트 핀(P5)에 대응되는 논리 비교기(미도시)는 빈 것으로 된다. 여기서, 이와 같은 빈 논리 비교기(CMP)를 멀티플렉서에 의해 테스트 핀(P1)에 할당하는 것에 의해, 한정된 하드웨어 자원을 효율적으로 활용할 수 있다. 즉, 종래의 시험장치에 비해 논리 비교기(CMP)의 개수를 늘리지 않고도, 멀티 뱅크의 메모리를 검사하는 것이 가능하게 된다. 즉, 일 실시형태에 있어서, 복수의 멀티플렉서(MUX) 및 복수의 논리 비교기(CMP) 각각의 개수는 테스트 핀의 개수와 일치하여도 좋다.

또한, 멀티플렉서를 마련하는 것에 의해, 각 테스트 핀에 대하여 복수의 논리 비교기(CMP)를 유연하게 할당할 수 있게 된다. 그 결과, DUT(200)의 핀의 수, 핀의 배치 등의 조건에 속박되지 않고 적절한 검사가 가능하게 된다.

DUT(200)의 뱅크 수가 많은 경우에는, 테스트 핀별로 마련된 멀티플렉서 및 논리 비교기에 더하여, 더 많은 멀티플렉서 및 논리 비교기를 구비해도 좋다. 즉, 복수의 멀티플렉서(MUX) 및 복수의 논리 비교기(CMP) 각각의 개수는 테스트 핀의 개수보다 많아도 좋다.

도 5는 변형예에 따른 논리 비교부(112a)의 구성을 나타내는 블록도이다. 논리 비교부(112a)는 테스트 핀별 멀티플렉서(MUX1, MUX2…) 및 테스트 핀별 논리 비교기(CMP1, CMP2…)에 더하여, 예비 멀티플렉서(MUXs1, MUXs2, MUXs3, …) 및 예비 논리 비교기(CMPs1, CMPs2, CMPs3…)를 구비한다. 즉, 복수의 멀티플렉서(MUX) 및 복수의 논리 비교기(CMP)는 복수의 테스트 핀에 대하여 보다 많이 마련되어 있다.

통상의 싱글 뱅크의 메모리를 검사하는 경우, 예비 멀티플렉서(MUXs) 및 예비 논리 비교기(CMPs)는 사용되지 않고, 테스트 핀별 멀티플렉서(MUX1, MUX2…) 및 테스트 핀별 논리 비교기(CMP1, CMP2…)가 사용된다.

통상, 테스트 핀(P)별로 마련되는 논리 비교기(CMP)는 테스트 핀(P)에 입력된 신호를 받기 위한 입력 버퍼(또는 입력 콤퍼레이터)와 함께 구성된다. 또한, 테스트 핀(P)에 대하여 신호를 출력하기 위한 출력 버퍼(드라이버)가 입력 버퍼와 페어로 구성된다. 이에 대해, 일 실시형태에서는 예비 논리 비교기(CMPs)에 대응되는 출력 버퍼를 마련하지 않는 구성으로 되어 있어도 좋다. 이 경우, 회로 면적을 줄일 수 있다.

도 6은 도 5의 논리 비교부(112a)의 동작 상태를 나타내는 타임차트이다. 4뱅크의 메모리를 대상으로 하여, 테스트 핀(P1)에 입력되는 데이터(Do1)를 검사하는 경우의 동작을 설명한다. 이 경우, 멀티플렉서 및 논리 비교기의 4개의 페어를 테스트 핀(P1)에 할당하여 각 페어를 4개의 뱅크 각각에 할당한다. 4개의 멀티플렉서 및 4개의 논리 비교기는 통상의 논리 비교기 또는 예비 논리 비교기 중에서 할당하면 된다. 예를 들면, 테스트 핀(P1)에 마련된 멀티플렉서(MUX1), 논리 비교기(CMP1)의 페어에 더하여, 예비 멀티플렉서(MUXs1~MUXs3) 및 예비 논리 비교기(CMPs1~CMPs3)가 테스트 핀에 할당된다.

마찬가지로, 테스트 핀(P2)에 대해서는, 멀티플렉서(MUX2), 논리 비교기(CMP2)에 더하여, 예비 멀티플렉서(MUXs4~MUXs6)(미도시) 및 예비 논리 비교기(CMPs4~CMPs6)(미도시)가 할당된다. 이후의 테스트 핀(P3, P4…)에 대해서도 마찬가지이다.

그리고, 제어부(10)는 4개의 멀티플렉서(MUX1, MUXs1~MUXs3)의 각각에 테스트 핀(P1)에 입력되는 데이터(Do1)를 선택하여 출력시킨다. 데이터(Do1)가 차례로 제 1에서부터 제 4 뱅크의 데이터일 때, 각 뱅크로부터의 데이터와 동기화하여 비교 유효 사이클 신호(MUT1, MUTs1, MUTs2, MUTs3)가 차례로 하이레벨로 되고, 필요한 논리 비교기가 액티브하게 된다.

도 5의 변형예에서는 복수의 예비 논리 비교기를 마련하는 것에 의해, 멀티 뱅크의 메모리를 검사하는 경우에, 한 테스트 핀에 대해 복수의 논리 비교기를 할당하는 것이 가능하게 된다.

상기 실시형태는 예시이고, 그들의 각 구성 요소나 각 처리 프로세스의 조합에 다양한 변형예가 가능하며, 또한, 그러한 변형예도 본 발명의 범위에 포함되는 것은, 당업자에게 있어 자명하다.

실시형태에서는 멀티 뱅크의 메모리를 검사 대상으로 하는 경우를 설명했지만, 시험장치(100)의 검사 대상은 이에 한정되지 않는다. 예를 들면, 공통 버스에 접속되는 복수의 디바이스를 동시에 검사하는 경우에도 이용가능하다.

즉, 시험장치(100)는 복수의 테스트 핀(P1~P8)에 공통으로 접속되는 n개의 피시험 디바이스를 검사 대상으로 해도 좋다. i번째(1≤i≤n)의 피시험 디바이스로부터 데이터를 읽어낼 때, 각 테스트 핀에는 i번째의 피시험 디바이스로부터의 데이터가 입력된다. 이때, 시험장치(100)는 n개의 멀티플렉서를 각 테스트 핀에 할당하여, 할당된 테스트 핀으로부터의 데이터를 선택하도록 한다. 또한, i번째의 피시험 디바이스를 테스트할 때 i번째의 멀티플렉서에 대응되는 논리 비교기를 동작시킨다.

즉, 시험장치(100)는 한 테스트 핀에 대해 상이한 복수의 디바이스나 메모리 영역으로부터의 복수의 데이터가 시분할적으로 입력되는 용도에 널리 이용할 수 있다.

실시형태에서는 멀티플렉서에 의해 데이터를 논리 비교기(CMP)에 할당하는 경우를 설명했지만, 복수의 멀티플렉서 대신에, 복수의 디멀티플렉서를 마련해도 좋다. 각 디멀티플렉서는 대응되는 테스트 핀에 입력된 데이터를, 복수의 논리 비교기 중의 선택된 어느 하나에 출력한다. 이 경우에도 실시형태와 동일한 동작을 할 수 있다.

본 발명의 기술사상은, 특허청구의 범위에 기재에 더하여, 또는 그에 대신하여, 하기와 같이 파악하는 것도 가능하다. 1. 본 발명의 일 실시형태는 피시험 디바이스로부터 출력되는 피시험 데이터가 기대값과 일치한지를 판정하는 시험장치에 관한 것이다. 상기 시험장치는 피시험 디바이스로부터 출력되는 복수의 데이터가 입력되는 복수의 테스트 핀과, 복수의 테스트 핀에 입력되는 복수의 데이터를 받고, 어느 하나를 선택하여 출력하는 복수의 멀티플렉서와, 복수의 멀티플렉서별로 마련되고, 대응되는 멀티플렉서에 의해 선택된 데이터가 그 기대값과 일치한지를 판정하는 복수의 논리 비교기를 구비한다.

본 실시형태에 의하면, 멀티플렉서를 마련하는 것에 의해, 일 테스트 핀에 대해 복수의 논리 비교기를 할당할 수 있다. 그 결과, 당해 테스트 핀에 대하여 단일 플래시 메모리 내의 복수의 뱅크로부터의 데이터가 입력되는 경우나, 복수의 상이한 디바이스로부터의 데이터가 입력되는 경우에, 그 데이터의 출력원(발생원)에 따라 논리 비교기를 전환하여 적절하게 검사할 수 있다.

2. 피시험 디바이스는 n개(n은 2 이상의 정수)의 뱅크를 갖는 멀티 뱅크 메모리이고, 복수의 뱅크 사이에서 입출력단자가 공통화되어 있어도 좋다. i번째(1≤i≤n)의 뱅크로부터 데이터를 읽어낼 때, 각 테스트 핀에는 i번째의 뱅크로부터의 데이터가 입력된다. 시험장치는 각 테스트 핀에 n개의 멀티플렉서를 할당하여, 할당된 테스트 핀으로부터의 데이터를 선택하도록 하는 것과 함께, i번째의 뱅크를 테스트할 때 i번째의 멀티플렉서에 대응되는 논리 비교기를 동작시켜도 좋다. 이 경우, 현재 동작시키고 있는 뱅크에 대응되는 논리 비교기를 적절하게 동작시킬 수 있다.

3. 시험장치는 복수의 테스트 핀에 공통으로 접속되는 n개의 피시험 디바이스를 검사 대상으로 해도 좋다. i번째(1≤i≤n)의 피시험 디바이스로부터 데이터를 읽어낼 때, 각 테스트 핀에는 i번째의 뱅크로부터의 데이터가 입력된다. 시험장치는 n개의 멀티플렉서를 각 테스트 핀에 할당하여, 할당된 테스트 핀으로부터의 데이터를 선택하도록 하는 것과 함께, i번째의 피시험 디바이스를 테스트할 때 i번째의 멀티플렉서에 대응되는 논리 비교기를 동작시켜도 좋다. 이 경우, 현재 동작시키고 있는 피시험 디바이스에 대응되는 논리 비교기를 적절하게 동작시킬 수 있다.

4. 복수의 멀티플렉서 및 복수의 논리 비교기는 모든 테스트 핀별로 마련되어도 좋다.

5. 복수의 멀티플렉서 및 복수의 논리 비교기 각각의 개수는 테스트 핀의 개수와 일치하여도 좋다.

6. 복수의 멀티플렉서 및 복수의 논리 비교기는 복수의 테스트 핀에 대하여 보다 많이 마련되어도 좋다.

7. 일 실시형태의 시험장치는 테스트 핀별 복수의 멀티플렉서 및 복수의 논리 비교기에 더하여, 적어도 하나의 예비 멀티플렉서와 예비 멀티플렉서별로 마련된 적어도 하나의 예비 논리 비교기를 더 구비해도 좋다.

8. 일 실시형태의 시험장치는 복수의 멀티플렉서 대신에, 복수의 테스트 핀별로 마련된 복수의 디멀티플렉서를 구비해도 좋다. 각 디멀티플렉서는 대응되는 테스트 핀에 입력된 데이터를, 복수의 논리 비교기 중의 선택된 어느 하나에 출력해도 좋다.

9. 멀티플렉서 대신에 디멀티플렉서를 마련한 경우에도, 일 테스트 핀에 대하여 단일 플래시 메모리 내의 복수의 뱅크로부터의 데이터가 입력되는 경우나, 복수의 상이한 디바이스로부터의 데이터가 입력되는 경우에, 그 데이터의 출력원(발생원)에 대응하여 논리 비교기를 전환하여 적절하게 검사할 수 있다.

실시형태에 근거하여 본 발명을 설명했지만, 실시형태는 본 발명의 원리, 응용을 나타내는 것에 지나지 않고, 실시형태에는 청구의 범위에 규정된 본 발명의 사상을 이탈하지 않는 범위 내에서 다양한 변형예나 배치의 변경이 가능하다.

본 발명은 반도체시험에 이용할 수 있다.

2: 메모리 셀, 4: 구제회로, 10: 제어부, 100: 시험장치, 200: DUT, 102: 타이밍 발생기, 104: 패턴 발생기, 106: 파형 정형기, 108: 라이트 드라이버, 110: 콤퍼레이터, 112: 논리 비교부, 114: 페일 메모리, 116: 양호 여부 판정부, MUX: 멀티플렉서, CMP: 논리 비교기, MUXs: 예비 멀티플렉서, CMPs: 예비 논리 비교기

Claims

각각이 복수의 단자를 갖는 복수의 동일 회로요소를 검사 대상으로 하여, 상기 복수의 동일 회로요소의 각 단자로부터 출력되는 피시험 데이터가 기대값과 일치한지를 판정하는 시험장치이고,
상기 복수의 동일 회로요소는 적어도 하나 이상의 피시험 디바이스에 포함되어 있고,
상기 복수의 동일 회로요소 각각의 대응되는 단자끼리는 공통으로 접속되어 있고, 상기 복수의 동일 회로요소 각각은 대응되는 단자로부터 공통의 검사항목을 갖는 피시험 데이터를 출력하고,
상기 시험장치는,
시험시에 있어서, 각각이 상기 복수의 동일 회로요소의 복수의 단자 중 대응되는 하나와 접속되는 복수의 테스트 핀과,
각각이 상기 복수의 테스트 핀 중의 임의의 테스트 핀에 할당 가능하도록 구성되어, 할당된 테스트 핀에 입력된 피시험 데이터가 기대값과 일치하는가를 판정하는 복수의 논리 비교기를 구비하고,
상기 시험장치는, 상기 복수의 동일 회로요소의 개수가 n(n은 2이상의 정수)인 경우에, 각 테스트 핀에 대하여 n개의 논리 비교기를 할당 가능하도록 구성되고,
i번째(1≤i≤n)의 동일 회로요소가 피시험 데이터를 출력하는 때에, i번째의 동일 회로요소에 할당된 i번째의 논리 비교기를 동작시키도록 구성된 것을 특징으로 하는 시험장치.
제 1항에 있어서,
상기 복수의 논리 비교기별로 마련되고, 상기 복수의 테스트 핀에 입력되는 복수의 데이터를 수신하고, 어느 하나를 선택하여 대응되는 상기 논리 비교기에 출력하는 복수의 멀티플렉서를 더 구비하는 것을 특징으로 하는 시험장치.
제 2항에 있어서,
상기 피시험 디바이스는 구제회로를 단위로 하는 n개(n은 2 이상의 정수)의 뱅크를 갖는 멀티 뱅크 메모리이고, 상기 복수의 동일 회로요소는 복수의 뱅크인 것을 특징으로 하는 시험장치.
제 3항에 있어서,
복수의 뱅크 사이에서 입출력단자가 공통화되어 있고, i번째(1≤i≤n)의 뱅크로부터 데이터를 읽어낼 때, 각 테스트 핀에는 i번째의 뱅크로부터의 데이터가 입력되고,
상기 시험장치는 각 테스트 핀에 n개의 멀티플렉서를 할당하여, 할당된 테스트 핀으로부터의 데이터를 선택하도록 하는 것과 함께, i번째의 뱅크를 테스트할 때 i번째의 멀티플렉서에 대응되는 상기 논리 비교기를 동작시키는 것을 특징으로 하는 시험장치.
제 2항에 있어서,
상기 시험장치는 상기 복수의 테스트 핀에 공통으로 접속되는 n개의 상기 피시험 디바이스를 검사 대상으로 하고, 상기 복수의 동일 회로요소는 상기 n개의 피시험 디바이스 각각에 포함되어 있고,
i번째(1≤i≤n)의 피시험 디바이스로부터 데이터를 읽어낼 때, 각 테스트 핀에는 i번째의 피시험 디바이스로부터의 데이터가 입력되고,
상기 시험장치는 n개의 멀티플렉서를 각 테스트 핀에 할당하여, 할당된 테스트 핀으로부터의 데이터를 선택하도록 하는 것과 함께, i번째의 피시험 디바이스를 테스트할 때 i번째의 멀티플렉서에 대응되는 상기 논리 비교기를 동작시키는 것을 특징으로 하는 시험장치.
제 2항에 있어서,
상기 복수의 멀티플렉서 및 상기 복수의 논리 비교기는 모든 테스트 핀별로 마련되는 것을 특징으로 하는 시험장치.
제 2항에 있어서,
상기 복수의 멀티플렉서 및 상기 복수의 논리 비교기 각각의 개수는 상기 테스트 핀의 개수와 일치하는 것을 특징으로 하는 시험장치.
제 2항에 있어서,
상기 복수의 멀티플렉서 및 상기 복수의 논리 비교기는 상기 복수의 테스트 핀에 대하여 보다 많이 마련되는 것을 특징으로 하는 시험장치.
제 2항에 있어서,
테스트 핀별 상기 복수의 멀티플렉서 및 상기 복수의 논리 비교기와 함께,
적어도 하나의 예비 멀티플렉서와, 상기 예비 멀티플렉서별로 마련된 적어도 하나의 예비 논리 비교기를 더 구비하는 것을 특징으로 하는 시험장치.
제 2항에 있어서,
상기 복수의 멀티플렉서 대신에, 상기 복수의 테스트 핀별로 마련된 복수의 디멀티플렉서를 구비하고, 각 디멀티플렉서는 대응되는 테스트 핀에 입력된 데이터를 상기 복수의 논리 비교기 중의 선택된 어느 하나에 출력하는 것을 특징으로 하는 시험장치.