JPWO2009063533A1 - 試験装置 - Google Patents

Abstract

複数のテストピンＰ１…は、ＤＵＴ２００から出力される複数のデータＤｏ１…が入力される。複数のマルチプレクサＭＵＸ１…は、複数のテストピンＰ１…に入力される複数のデータＤｏ１…を受け、いずれかを選択して出力する。複数の論理比較器ＣＭＰ１…は、複数のマルチプレクサＭＵＸ１…ごとに設けられ、対応するマルチプレクサＭＵＸ…により選択されたデータがその期待値と一致するかを判定する。

Description

本発明は、試験装置に関する。

半導体集積回路が設計通りの動作を行うかを判定するために、試験装置が用いられる。試験装置は、検査対象の半導体集積回路（以下、単にＤＵＴ:Device Under Testという）に所定のテストパターンを供給し、ＤＵＴにテストパターンにもとづいた処理を実行させる。その結果ＤＵＴの処理が正常に完了すれば、そのＤＵＴは良品と判定される。たとえばＤＵＴがメモリなどの場合、ＤＵＴに一旦データを書き込み、書き込まれたデータを読み出して期待値と比較し、一致するか否かを判定する。

いま、マルチバンク構成を有するフラッシュメモリを検査対象とする場合について検討する。図１は、マルチバンク構成を有するＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。フラッシュメモリ２００ａは、第１バンクＢＡＮＫ１、第２バンクＢＡＮＫ２を備える２バンク構成となっており、各バンクごとに、メモリセル２および救済回路４が設けられる。２つのバンクＢＡＮＫ１、ＢＡＮＫ２それぞれのメモリセル２は、入出力端子Ｐｉｏ１〜Ｐｉｏ８を共有している。なお、入出力端子Ｐｉｏ１〜Ｐｉｏ８の個数、すなわちバス幅は例示にすぎず、任意である。

試験装置は、メモリセル２の所定のアドレスに、所定のデータを書き込む。メモリセル２のデータは１度の書き込み動作では正常に書き込まれないことがあるため、メモリセル内部にて書き込み・消去した時の期待値と、書き込み・消去データを比較して、それらが一致するまで書き込み・消去動作のリトライを実行する。リトライ回数には上限が設けられており、その上限に達しても正常な書き込み・消去ができないセルは不良として扱われる。

試験時間の短縮のため、テストの結果、不良と判定されたセル（以下、不良セルという）を含むブロックは、以降のテスト項目から除外される。このために従来の試験装置には、テストピンごとの、論理比較部とフェイルスタックレジスタが設けられる。論理比較部は、対応するテストピンに入力されたデータを期待値と比較し良否を判定し、一度でも不良を判定すると、対応するフェイルスタックレジスタにフラグを立てる。試験装置は、不良セルを含むブロック（以下、不良ブロックという）のアドレスをストアし、不良ブロックのマップを作成する。不良ブロックのマップに登録されたアドレスについては、以後の試験を行わない。
特開２００６−１３９８９２号公報 特開２００２−１５５９６号公報

ところが、図１に示すように、マルチバンクメモリはバンクごとの入出力ピンが共通であるため、すべてのバンクのデータ出力が、試験装置の同一のテストピンに入力される。つまり、単一の論理比較部によって複数のバンクを検査することになるため、いずれのバンクに不良が発生したかを判別できなくなる。フェイルスタックレジスタの値にもとづいて、フラッシュメモリ２００ａに書き込むべきデータパターンの発生を停止する場合、いずれかのバンクに不良が発生した時点で、その他のバンクに対する試験も終了してしまう。

またフラッシュメモリは、不良セル、もしくは不良ブロックを救済回路４内の余剰セルによって代替する。ところが、論理比較部の判定結果にもとづいて不良セルまたは不良ブロックのアドレス（以下、不良アドレスという）をストアしていく場合、いずれのバンクで不良が発生したか特定できないため、救済回路４による適切な代替が不可能となる。

こうした問題は、マルチバンクメモリに限らず、単一のテストピンに対して、複数のＤＵＴが接続される場合にも発生しうる。

本発明はこうした課題に鑑みてなされたものであり、その目的は、単一のテストピンに複数のデータが入力される場合に、適切に検査することが可能な試験装置の提供にある。

本発明のある態様は、少なくともひとつの被試験デバイスに含まれる複数の同一回路要素を検査対象とし、前記複数の同一回路要素から出力される被試験データが期待値と一致するかを判定する試験装置に関する。この試験装置は、複数の同一回路要素から出力される被試験データが入力される複数のテストピンと、複数のテストピンのうち任意のテストピンに割り当て可能に構成され、割り当てられたテストピンに入力された被試験データがその期待値と一致するかを判定する複数の論理比較器と、を備える。複数の同一回路要素がそれぞれ、互いに対応する端子を有し、各同一回路要素の対応する端子からは、共通の検査項目を有する被試験データが出力されており、かつ複数のテストピンそれぞれに、複数の同一回路要素の対応する端子が共通に接続されるとき、各テストピンに対して、当該テストピンに接続される前記同一回路要素の個数に応じた論理比較器を割り当てる。ある同一回路要素が被試験データを出力するとき、その同一回路要素に割り当てられた論理比較器を動作させる。

「同一回路要素」とは、構成が同一である回路ブロックやＩＣ、あるいは機能が同一である回路ブロックやＩＣをいう。
この態様によると、論理比較器を任意のテストピンに対して割り当てることができるため、あるテストピンに対して単一のフラッシュメモリ内の複数のバンクからのデータが入力される場合や、複数の異なるデバイスからの、検査項目を共通とするデータが入力される場合に、そのデータの出力源（発生源）、つまり同一回路要素に応じて、論理比較器を切りかえて適切に検査することができる。

試験装置は、複数の論理比較器ごとに設けられ、複数のテストピンに入力される複数のデータを受け、いずれかを選択して対応する論理比較器に出力する複数のマルチプレクサをさらに備えてもよい。
この態様によると、マルチプレクサを設けることにより、あるテストピンに対して、複数の論理比較器を割り当てることができる。

被試験デバイスは、救済回路を単位とするｎ個（ｎは２以上の整数）のバンクを有するマルチバンクメモリであって、複数の同一回路要素は複数のバンクであってもよい。
この場合、バンクごとに試験結果および不良セルのアドレスを個別に取得することができる。

複数のバンク間で入出力端子が共通化されており、ｉ番目（１≦ｉ≦ｎ）のバンクからデータを読み出すとき、各テストピンにはｉ番目のバンクからのデータが入力され、試験装置は、各テストピンにｎ個のマルチプレクサを割り当て、割り当てられたテストピンからのデータを選択させるとともに、ｉ番目のバンクをテストするときｉ番目のマルチプレクサに対応する論理比較器を動作させてもよい。
この場合、現在動作させているバンクに対応する論理比較器を適切に動作させることができる。

試験装置は、前記複数のテストピンに共通に接続されるｎ個の前記被試験デバイスを検査対象とし、前記複数の同一回路要素は、前記ｎ個の被試験デバイスそれぞれに含まれ、ｉ番目（１≦ｉ≦ｎ）の被試験デバイスからデータを読み出すとき、各テストピンにはｉ番目の被試験デバイスからのデータが入力されてもよい。試験装置は、ｎ個のマルチプレクサを各テストピンに割り当て、割り当てられたテストピンからのデータを選択させるとともに、ｉ番目の被試験デバイスをテストするときｉ番目のマルチプレクサに対応する論理比較器を動作させてもよい。
この場合、現在動作させている被試験デバイスに対応する論理比較器を適切に動作させることができる。

複数のマルチプレクサおよび複数の論理比較器は、すべてのテストピンごとに設けられてもよい。

複数のマルチプレクサおよび複数の論理比較器それぞれの個数は、テストピンの個数と一致してもよい。

複数のマルチプレクサおよび複数の論理比較器は、複数のテストピンに対して冗長に設けられてもよい。

ある態様の試験装置は、テストピンごとの複数のマルチプレクサおよび複数の論理比較器に加えて、少なくともひとつの予備マルチプレクサと、予備マルチプレクサごとに設けられた少なくともひとつの予備論理比較器と、をさらに備えてもよい。

ある態様の試験装置は、複数のマルチプレクサに替えて、複数のテストピンごとに設けられた複数のデマルチプレクサを備えてもよい。各デマルチプレクサは、対応するテストピンに入力されたデータを、複数の論理比較器のうち、選択されたいずれかに出力してもよい。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、あるテストピンに対して単一のフラッシュメモリ内の複数のバンクからのデータが入力される場合や、複数の異なるデバイスからのデータが入力される場合に、そのデータの出力源（発生源）に応じて、論理比較器を切りかえて使用することができ、適切に検査することができる。

マルチバンク構成を有するＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。 実施の形態に係る試験装置の構成を示すブロック図である。 図２の論理比較部の構成を示すブロック図である。 図３の論理比較部の動作状態を示すタイムチャートである。 変形例に係る論理比較部の構成を示すブロック図である。 図５の論理比較部の動作状態を示すタイムチャートである。

符号の説明

２…メモリセル、４…救済回路、１０…制御部、１００…試験装置、２００…ＤＵＴ、１０２…タイミング発生器、１０４…パターン発生器、１０６…波形整形器、１０８…ライトドライバ、１１０…コンパレータ、１１２…論理比較部、１１４…フェイルメモリ、１１６…良否判定部、ＭＵＸ…マルチプレクサ、ＣＭＰ…論理比較器、ＭＵＸｓ…予備マルチプレクサ、ＣＭＰｓ…予備論理比較器。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係る試験装置１００の構成を示すブロック図である。試験装置１００は、ＤＵＴ２００から出力される被試験データが期待値と一致するかを判定する。具体的には、試験装置１００は、少なくともひとつのＤＵＴ２００に含まれる複数の同一回路要素を検査対象とし、複数の同一回路要素から出力される被試験データが期待値と一致するかを判定する。

以下、ＤＵＴ２００はマルチバンクのＮＡＮＤ型フラッシュメモリであるとする。試験装置１００は、ＤＵＴ（以下、被試験メモリともいう）２００のバンクごとの不良ブロックを検出し、重複した検査を停止して試験のスループットの向上を図るとともに、メモリセルに設けられた救済回路４によって救済すべき不良ブロックのアドレスを特定する。

試験装置１００は、タイミング発生器１０２、パターン発生器１０４、波形整形器１０６、ライトドライバ１０８、コンパレータ１１０、論理比較部１１２、フェイルメモリ１１４、良否判定部１１６を備える。

パターン発生器１０４は、タイミングセット信号（以下、「ＴＳ信号」という。）を生成して、タイミング発生器１０２に供給する。タイミング発生器１０２は、ＴＳ信号により指定されたタイミングデータにもとづいて周期クロックＣＫｐ及び遅延クロックＣＫｄを発生して、周期クロックＣＫｐをパターン発生器１０４に供給し、遅延クロックＣＫｄを波形整形器１０６に供給する。そして、パターン発生器１０４は、ＤＵＴ２００が有する複数の記憶領域であるブロックのそれぞれを示すアドレスＡＤＤ、及び複数のブロックのそれぞれに書き込むべき複数の試験パターンデータＤｔを発生して、波形整形器１０６に供給する。

波形整形器１０６は、タイミング発生器１０２から供給された遅延クロックＣＫｄにもとづいて、パターン発生器１０４が発生した試験パターンデータＤｔに応じた試験パターン信号Ｓｔを生成する。そして、波形整形器１０６は、パターン発生器１０４から供給されたアドレスＡＤＤ、及び生成した試験パターン信号Ｓｔを、ライトドライバ１０８を介して被試験メモリ２００に供給する。

また、パターン発生器１０４は、被試験メモリ２００がアドレスＡＤＤ及び試験パターン信号Ｓｔに応じて出力すべき出力データである期待値データＤｅｘｐを予め発生して、論理比較部１１２に供給する。
コンパレータ１１０は、ＤＵＴ２００からアドレスＡＤＤに対応するデータＤｏを読み出し論理比較部１１２へと出力する。論理比較部１１２は、被試験メモリ２００から読み出されたデータＤｏとパターン発生器１０４から供給された期待値データＤｅｘｐとを比較して、出力データＤｏと期待値データＤｅｘｐとが一致しない場合にフェイルデータＤｆを出力する。

フェイルメモリ１１４は、論理比較部１１２が出力したフェイルデータＤｆを、パターン発生器１０４が発生したアドレスＡＤＤに対応づけて順次格納する。また、フェイルメモリ１１４は、論理比較部１１２が出力したフェイルデータの数をバンク毎に計数する。そして、良否判定部１１６は、フェイルメモリ１１４が格納するフェイルデータ、及びフェイルメモリ１１４が計数したフェイルデータの数にもとづいて、被試験メモリ２００の良否判定を行う。

図２において、理解の容易のために複数のデータ線およびアドレス線が一本で示されるが、実際の回路ではＤＵＴ２００のバス幅に応じた本数のデータ線、アドレス線が設けられる。

図３は、図２の論理比較部１１２の構成を示すブロック図である。論理比較部１１２は、複数のテストピンＰ１、Ｐ２、…（必要に応じてテストピンＰと総称する）、複数のマルチプレクサＭＵＸ１、ＭＵＸ２、…（必要に応じてマルチプレクサＭＵＸと総称する）、複数の論理比較器ＣＭＰ１、ＣＭＰ２、…（必要に応じて論理比較器ＣＭＰと総称する）、および制御部１０を備える。
複数のテストピンＰ１〜Ｐ８は、ＤＵＴ２００（複数の同一回路要素）から出力される複数のデータＤｏ１〜Ｄｏ８が入力される。テストピンＰおよびデータＤｏの個数は任意であり、ＤＵＴ２００の種類やバス幅に応じて決定される。

各マルチプレクサＭＵＸは、複数の入力端子１〜８を備える。各マルチプレクサＭＵＸの入力端子１〜８にはそれぞれ、複数のテストピンＰ１〜Ｐ８に入力されるデータＤｏ１〜Ｄｏ８が入力される。各マルチプレクサＭＵＸは、複数のデータＤｏ１〜Ｄｏ８のいずれかを選択して出力する。なお、マルチプレクサＭＵＸの前段もしくは後段には、図２に示すコンパレータ（入力バッファ）１１０が設けられる。

複数の論理比較器ＣＭＰ１〜ＣＭＰ４は、複数のマルチプレクサＭＵＸ１〜ＭＵＸ４ごとに設けられる。論理比較器ＣＭＰｉ（ｉは自然数）は、対応するマルチプレクサＭＵＸｉにより選択されたデータＤｏｉが、その期待値Ｄｅｘｐｉと一致するかを判定する。各論理比較器ＣＭＰは、図２のフェイルデータＤｆを出力する。
各論理比較器ＣＭＰ１〜ＣＭＰ４は、複数のテストピンＰ１〜Ｐ８のうち任意のテストピンに割り当て可能に構成されており、割り当てられたテストピンに入力された被試験データがその期待値と一致するかを判定する。

制御部１０は、それぞれのマルチプレクサＭＵＸ１〜ＭＵＸ４に対して、複数のテストピンＰに入力された複数のデータＤｏのいずれを選択すべきかを指示する。また、図示しないパターン発生器（図２の１０４）によって比較有効サイクル信号ＭＵＴ１〜ＭＵＴ４が生成され、論理比較器ＣＭＰ１〜ＣＭＰ４に対して比較動作を行うべきタイミングが指示される。

以下、複数の同一回路要素がそれぞれ、互いに対応する端子を有し、各同一回路要素の対応する端子からは、共通の検査項目を有する被試験データが出力されている状況を想定し、試験装置１００の動作を説明する。

総括すると、複数のテストピンそれぞれに、複数の同一回路要素の対応する端子が共通に接続されるとき、試験装置１００は、各テストピンに対して、当該テストピンに接続される同一回路要素の個数に応じた論理比較器を割り当て、ある同一回路要素が被試験データを出力するとき、その同一回路要素に割り当てられた論理比較器を動作させる。以下、具体的に説明する。

ＤＵＴ２００は、ｎ個（ｎは２以上の整数）のバンクを有するマルチバンクメモリであって、複数のバンク間で入出力端子が共通化されている。ｉ番目（１≦ｉ≦ｎ）のバンクからデータを読み出すとき、各テストピンＰ１〜Ｐ８にはｉ番目のバンクからのデータが入力される。各バンクは、同一回路要素に相当する。

試験装置１００は、各テストピンＰにｎ個のマルチプレクサＭＵＸを割り当て、割り当てられたテストピンＰからのデータＤｏを選択させる。さらに、ｉ番目のバンクをテストするときｉ番目のマルチプレクサＭＵＸに対応する論理比較器ＣＭＰを動作させる。

具体的には、２バンクのメモリを検査する場合、各テストピンには２個のマルチプレクサＭＵＸが割り当てられる。つまり、テストピンＰ１には、マルチプレクサＭＵＸ１、ＭＵＸ２が割り当てられ、テストピンＰ２には、マルチプレクサＭＵＸ３、ＭＵＸ４が割り当てられる。その他のテストピンに対しても、それぞれ２つのマルチプレクサが割り当てられる。

マルチプレクサＭＵＸ１、ＭＵＸ２は、割り当てられたテストピンＰ１のデータＤｏ１を選択し、論理比較器ＣＭＰ１に出力する。また、マルチプレクサＭＵＸ３、ＭＵＸ４は、割り当てられたテストピンＰ２のデータＤｏ２を選択し、論理比較器ＣＭＰ２に出力する。

以上が試験装置１００の構成である。次に、試験装置１００の動作を説明する。図４は、図３の論理比較部１１２の動作状態を示すタイムチャートである。図４は上から順に出力データＤｏ１、比較有効サイクル信号ＭＵＴ１、ＭＵＴ２を示す。図示のごとく、出力データＤｏ１が第１バンクＢＡＮＫ１からのデータであるとき、比較有効サイクル信号ＭＵＴ１がハイレベルとなり、論理比較器ＣＭＰ１がアクティブとなる。また、出力データＤｏ１が第２バンクＢＡＮＫ２からのデータであるとき、論理比較器ＣＭＰ２がアクティブとなる。制御部１０は、アドレスＡＤＤを参照することにより、アクセス先のバンクを取得し、アクセス先のバンクに対応した比較有効サイクル信号ＭＵＴをハイレベルとする。

出力データＤｏ２に対しても、図４と同様にアクセス先のバンクに応じて比較有効サイクル信号ＭＵＴ３、ＭＵＴ４のレベルが切りかえられる。

このように、実施の形態に係る試験装置１００によれば、ひとつのテストピンに対してバンクの個数に応じた論理比較器ＣＭＰを割り当てることにより、バンクごとに不良ブロックを特定し、バンクごとに不良ブロックのアドレスを保持することができる。
その結果、あるバンクのあるブロックに不良が発見されると、その不良ブロックについてのみ、その後の試験を停止することができる。さらに、バンクごとの不良ブロックを救済回路４内のセルを利用して置換することができる。

別の観点からみれば、実施の形態に係る論理比較部１１２は、複数のマルチプレクサＭＵＸおよび複数の論理比較器ＣＭＰが、すべてのテストピンＰごとに設けられている。そしていずれかのテストピン（たとえばＰ１）に入力されるデータ（Ｄｏ１）を検査する際には、そのテストピン（Ｐ１）に設けられた論理比較器（ＣＭＰ１）に加えて、別の論理比較器であって、データ判定を行う必要がない論理比較器をそのテストピンに対して割り当てる。たとえば、テストピンＰ５が、ＤＵＴ２００のチップイネーブル端子やチップセレクト端子、ライトイネーブル端子やリードイネーブル端子に接続されるドライバピンである場合、テストピンＰ５に対応する論理比較器（不図示）は空きとなる。そこで、このような空き論理比較器ＣＭＰを、マルチプレクサによってテストピンＰ１に割り当てることにより、限られたハードウェア資源を有効に活用することができる。つまり従来の試験装置に比べて論理比較器ＣＭＰの個数を増やさなくても、マルチバンクのメモリを検査することが可能となる。つまりある実施の形態において、複数のマルチプレクサＭＵＸおよび複数の論理比較器ＣＭＰそれぞれの個数は、テストピンの個数と一致していてもよい。

また、マルチプレクサを設けることにより、各テストピンに対して複数の論理比較器ＣＭＰを柔軟に割り当てることが可能となる。その結果、ＤＵＴ２００のピン数、ピン配置などの条件に束縛されることなく適切な検査が可能となる。

ＤＵＴ２００のバンク数が多い場合には、テストピンごとに設けられたマルチプレクサおよび論理比較器に加えて、さらに多くのマルチプレクサおよび論理比較器を備えてもよい。つまり、複数のマルチプレクサＭＵＸおよび複数の論理比較器ＣＭＰそれぞれの個数は、テストピンの個数より多くてもよい。

図５は、変形例に係る論理比較部１１２ａの構成を示すブロック図である。論理比較部１１２ａは、テストピンごとのマルチプレクサＭＵＸ１、ＭＵＸ２…およびテストピンごとの論理比較器ＣＭＰ１、ＣＭＰ２…に加えて、予備マルチプレクサＭＵＸｓ１、ＭＵＸｓ２、ＭＵＸｓ３、…および予備論理比較器ＣＭＰｓ１、ＣＭＰｓ２、ＣＭＰｓ３…を備える。つまり、複数のマルチプレクサＭＵＸおよび複数の論理比較器ＣＭＰは、複数のテストピンに対して冗長に設けられている。

通常のシングルバンクのメモリを検査する場合、予備マルチプレクサＭＵＸｓおよび予備論理比較器ＣＭＰｓは使用されず、テストピンごとのマルチプレクサＭＵＸ１、ＭＵＸ２…およびテストピンごとの論理比較器ＣＭＰ１、ＣＭＰ２…が使用される。

通常、テストピンＰごとに設けられる論理比較器ＣＭＰは、テストピンＰに入力された信号を受けるための入力バッファ（あるいは入力コンパレータ）とともに構成される。さらにテストピンＰに対して信号を出力するための出力バッファ（ドライバ）が入力バッファとペアで構成される。これに対しある実施の形態では、予備論理比較器ＣＭＰｓに対応する出力バッファを設けない構成としていもよい。この場合、回路面積を削減できる。

図６は、図５の論理比較部１１２ａの動作状態を示すタイムチャートである。４バンクのメモリを対象として、テストピンＰ１に入力されるデータＤｏ１を検査する場合の動作を説明する。この場合、マルチプレクサおよび論理比較器の４つのペアを、テストピンＰ１に割り当て、各ペアを４つのバンクそれぞれに割り当てる。４個のマルチプレクサおよび４個の論理比較器は、通常の論理比較器もしくは予備の論理比較器の中から割り当てればよい。たとえば、テストピンＰ１に設けられたマルチプレクサＭＵＸ１、論理比較器ＣＭＰ１のペアに加えて、予備マルチプレクサＭＵＸｓ１〜ＭＵＸｓ３および予備論理比較器ＣＭＰｓ１〜ＣＭＰｓ３がテストピンに割り当てられる。

同様にテストピンＰ２に対しては、マルチプレクサＭＵＸ２、論理比較器ＣＭＰ２に加えて、予備マルチプレクサＭＵＸｓ４〜ＭＵＸｓ６（不図示）および予備論理比較器ＣＭＰｓ４〜ＣＭＰｓ６（不図示）が割り当てられる。以降のテストピンＰ３、Ｐ４…についても同様である。

そして制御部１０は、４個のマルチプレクサＭＵＸ１、ＭＵＸｓ１〜ＭＵＸｓ３それぞれに、テストピンＰ１に入力されるデータＤｏ１を選択して出力させる。データＤｏ１が、順に第１から第４バンクからのデータであるとき、各バンクからのデータと同期して比較有効サイクル信号ＭＵＴ１、ＭＵＴｓ１、ＭＵＴｓ２、ＭＵＴｓ３が順にハイレベルとなり、必要な論理比較器がアクティブとなる。

図５の変形例では、いくつかの冗長な予備論理比較器を設けることによりにより、マルチバンクのメモリを検査する場合に、ひとつのテストピンに対して複数の論理比較器を割り当てることが可能となる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態では、マルチバンクのメモリを検査対象とする場合を説明したが、試験装置１００の検査対象はこれに限定されない。たとえば、共通のバスに接続される複数のデバイスを同時に検査する場合にも利用可能である。

つまり、試験装置１００は、複数のテストピンＰ１〜Ｐ８に共通に接続されるｎ個の被試験デバイスを検査対象としてもよい。ｉ番目（１≦ｉ≦ｎ）の被試験デバイスからデータを読み出すとき、各テストピンにはｉ番目の被試験デバイスからのデータが入力される。このとき、試験装置１００は、ｎ個のマルチプレクサを各テストピンに割り当て、割り当てられたテストピンからのデータを選択させる。さらに、ｉ番目の被試験デバイスをテストするときｉ番目のマルチプレクサに対応する論理比較器を動作させる。

つまり、試験装置１００はひとつのテストピンに対して、異なる複数のデバイスやメモリ領域からの複数のデータが時分割的に入力される用途に広く利用することができる。

実施の形態では、マルチプレクサによってデータを論理比較器ＣＭＰに振り分ける場合を説明したが、複数のマルチプレクサに替えて、複数のデマルチプレクサを設けてもよい。各デマルチプレクサは、対応するテストピンに入力されたデータを、複数の論理比較器のうち、選択されたいずれかに出力する。この場合でも実施の形態と同様の動作を行うことができる。

本発明の技術思想は、特許請求の範囲に記載されたそれに加えて、あるいはそれに代えて、以下のように把握することも可能である。
１． 本発明のある態様は、被試験デバイスから出力される被試験データが期待値と一致するかを判定する試験装置に関する。この試験装置は、被試験デバイスから出力される複数のデータが入力される複数のテストピンと、複数のテストピンに入力される複数のデータを受け、いずれかを選択して出力する複数のマルチプレクサと、複数のマルチプレクサごとに設けられ、対応するマルチプレクサにより選択されたデータがその期待値と一致するかを判定する複数の論理比較器と、を備える。

この態様によると、マルチプレクサを設けることにより、あるテストピンに対して、複数の論理比較器を割り当てることができる。その結果、そのテストピンに対して単一のフラッシュメモリ内の複数のバンクからのデータが入力される場合や、複数の異なるデバイスからのデータが入力される場合に、そのデータの出力源（発生源）に応じて、論理比較器を切りかえて適切に検査することができる。

２． 被試験デバイスは、ｎ個（ｎは２以上の整数）のバンクを有するマルチバンクメモリであり、複数のバンク間で入出力端子が共通化されていてもよい。ｉ番目（１≦ｉ≦ｎ）のバンクからデータを読み出すとき、各テストピンにはｉ番目のバンクからのデータが入力される。試験装置は、各テストピンにｎ個のマルチプレクサを割り当て、割り当てられたテストピンからのデータを選択させるとともに、ｉ番目のバンクをテストするときｉ番目のマルチプレクサに対応する論理比較器を動作させてもよい。
この場合、現在動作させているバンクに対応する論理比較器を適切に動作させることができる。

３． 試験装置は、複数のテストピンに共通に接続されるｎ個の被試験デバイスを検査対象としてもよい。ｉ番目（１≦ｉ≦ｎ）の被試験デバイスからデータを読み出すとき、各テストピンにはｉ番目のバンクからのデータが入力される。試験装置は、ｎ個のマルチプレクサを各テストピンに割り当て、割り当てられたテストピンからのデータを選択させるとともに、ｉ番目の被試験デバイスをテストするときｉ番目のマルチプレクサに対応する論理比較器を動作させてもよい。
この場合、現在動作させている被試験デバイスに対応する論理比較器を適切に動作させることができる。

４． 複数のマルチプレクサおよび複数の論理比較器は、すべてのテストピンごとに設けられてもよい。

５． 複数のマルチプレクサおよび複数の論理比較器それぞれの個数は、テストピンの個数と一致してもよい。

６． 複数のマルチプレクサおよび複数の論理比較器は、複数のテストピンに対して冗長に設けられてもよい。

７． ある態様の試験装置は、テストピンごとの複数のマルチプレクサおよび複数の論理比較器に加えて、少なくともひとつの予備マルチプレクサと、予備マルチプレクサごとに設けられた少なくともひとつの予備論理比較器と、をさらに備えてもよい。

８． ある態様の試験装置は、複数のマルチプレクサに替えて、複数のテストピンごとに設けられた複数のデマルチプレクサを備えてもよい。各デマルチプレクサは、対応するテストピンに入力されたデータを、複数の論理比較器のうち、選択されたいずれかに出力してもよい。

９． マルチプレクサの代わりにデマルチプレクサを設けた場合であっても、あるテストピンに対して単一のフラッシュメモリ内の複数のバンクからのデータが入力される場合や、複数の異なるデバイスからのデータが入力される場合に、そのデータの出力源（発生源）に応じて、論理比較器を切りかえて適切に検査することができる。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

本発明は半導体試験に利用できる。

Claims (10)

1. 少なくともひとつの被試験デバイスに含まれる複数の同一回路要素を検査対象とし、前記複数の同一回路要素から出力される被試験データが期待値と一致するかを判定する試験装置であって、
   前記複数の同一回路要素から出力される被試験データが入力される複数のテストピンと、
   前記複数のテストピンのうち任意のテストピンに割り当て可能に構成され、割り当てられたテストピンに入力された被試験データがその期待値と一致するかを判定する複数の論理比較器と、
   を備え、
   前記複数の同一回路要素がそれぞれ、互いに対応する端子を有し、各同一回路要素の対応する端子からは、共通の検査項目を有する被試験データが出力されており、かつ前記複数のテストピンそれぞれに、前記複数の同一回路要素の対応する端子が共通に接続されるとき、各テストピンに対して、当該テストピンに接続される前記同一回路要素の個数に応じた論理比較器を割り当て、ある同一回路要素が被試験データを出力するとき、その同一回路要素に割り当てられた論理比較器を動作させることを特徴とする試験装置。
2. 前記複数の論理比較器ごとに設けられ、前記複数のテストピンに入力される複数のデータを受け、いずれかを選択して対応する前記論理比較器に出力する複数のマルチプレクサをさらに備えることを特徴とする請求項１に記載の試験装置。
3. 前記被試験デバイスは、救済回路を単位とするｎ個（ｎは２以上の整数）のバンクを有するマルチバンクメモリであって、前記複数の同一回路要素は複数のバンクであることを特徴とする請求項２に記載の試験装置。
4. 複数のバンク間で入出力端子が共通化されており、ｉ番目（１≦ｉ≦ｎ）のバンクからデータを読み出すとき、各テストピンにはｉ番目のバンクからのデータが入力され、
   前記試験装置は、各テストピンにｎ個のマルチプレクサを割り当て、割り当てられたテストピンからのデータを選択させるとともに、ｉ番目のバンクをテストするときｉ番目のマルチプレクサに対応する前記論理比較器を動作させることを特徴とする請求項３に記載の試験装置。
5. 前記試験装置は、前記複数のテストピンに共通に接続されるｎ個の前記被試験デバイスを検査対象とし、前記複数の同一回路要素は、前記ｎ個の被試験デバイスそれぞれに含まれており、
   ｉ番目（１≦ｉ≦ｎ）の被試験デバイスからデータを読み出すとき、各テストピンにはｉ番目の被試験デバイスからのデータが入力され、
   前記試験装置は、ｎ個のマルチプレクサを各テストピンに割り当て、割り当てられたテストピンからのデータを選択させるとともに、ｉ番目の被試験デバイスをテストするときｉ番目のマルチプレクサに対応する前記論理比較器を動作させることを特徴とする請求項２に記載の試験装置。
6. 前記複数のマルチプレクサおよび前記複数の論理比較器は、すべてのテストピンごとに設けられることを特徴とする請求項２に記載の試験装置。
7. 前記複数のマルチプレクサおよび前記複数の論理比較器それぞれの個数は、前記テストピンの個数と一致することを特徴とする請求項２に記載の試験装置。
8. 前記複数のマルチプレクサおよび前記複数の論理比較器は、前記複数のテストピンに対して冗長に設けられることを特徴とする請求項２に記載の試験装置。
9. テストピンごとの前記複数のマルチプレクサおよび前記複数の論理比較器に加えて、
   少なくともひとつの予備マルチプレクサと、
   前記予備マルチプレクサごとに設けられた少なくともひとつの予備論理比較器と、
   をさらに備えることを特徴とする請求項２に記載の試験装置。
10. 前記複数のマルチプレクサに替えて、前記複数のテストピンごとに設けられた複数のデマルチプレクサを備え、各デマルチプレクサは、対応するテストピンに入力されたデータを、前記複数の論理比較器のうち、選択されたいずれかに出力することを特徴とする請求項２に記載の試験装置。

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