TWI394169B - 測試裝置 - Google Patents

Description

測試裝置

本發明是有關於一種測試裝置。

為了判斷半導體積體電路是否按照設計進行動作，而使用測試裝置。測試裝置對作為檢查對象的半導體積體電路(以下，簡稱為DUT：Device Under Test(被測試元件))供給預定的測試圖案(test pattern)，並使DUT根據測試圖案而執行處理。其結果為，若DUT的處理正常結束，則判斷該DUT為良品。例如，當DUT為記憶體等時，一旦對DUT寫入資料後，讀出已寫入的資料並與期望值進行比較，從而判斷是否一致。

現在，對以具有多組(Multi Bank)構成的快閃記憶體(flash memory)作為檢查對象的情形進行研究。圖1是表示具有多組構成的與非(NAND，Not AND)型快閃記憶體的構成的方塊圖。快閃記憶體200a是具備第一組BANK1、及第二組BANK2的兩組構成，且針對各組而設置有記憶體單元(memory cell)2以及恢復電路4。兩個組BANK1、BANK2各自的記憶體單元2共用輸入輸出端子Pio1~Pio8。另外，輸入輸出端子Pio1~Pio8的個數、亦即匯流排寬度僅為例示而已，可以任意設置。

測試裝置向記憶體單元2的預定位址寫入預定的資料。有時一次寫入動作時記憶體單元2的資料並不會正常地寫入，因此將對記憶體單元內部進行寫入、刪除時的期 望值，與寫入、刪除資料進行比較，並執行寫入、刪除動作的重試(retry)，直至期望值與資料一致為止。重試次數設有上限，而即便達到該上限為止亦無法正常寫入、刪除的記憶體單元則作為不良來處理。

為了縮短測試時間，對於包含測試結果判斷為不良的記憶體單元(以下，稱為不良記憶體單元)的區塊(block)，不進行以後的測試項目。因此，先前的測試裝置中，設置有對應每個測試端子(test pin)的邏輯比較部與失效堆疊暫存器(fail stack register)。邏輯比較部將已輸入至對應的測試端子中的資料與期望值進行比較並判斷良否，若一次即判斷為不良，則於對應的失效堆疊暫存器中設立旗標(flag)。測試裝置儲存(store)包含不良單元的區塊(以下，稱為不良區塊)的位址，並製作不良區塊的映像(map)。就註冊至不良區塊的映像中的位址而言，不進行以後的測試。

[專利文獻1]日本專利特開2006-139892號公報

[專利文獻2]日本專利特開2002-15596號公報

然而，如圖1所示，多組記憶體對應各組的輸入輸出端子為共通的，因此所有組的資料輸出被輸入至測試裝置的同一測試端子中。即，由單一的邏輯比較部來檢查多個組，因此無法判別哪一個組產生了不良。當根據失效堆疊暫存器的值，來停止應寫入至快閃記憶體200a中的資料圖案(data pattern)的產生時，導致在任一組產生不良的時間點，對其他組的測試亦會結束。

而且，快閃記憶體是藉由恢復電路4內的剩餘單元來替代不良單元、或者不良區塊。但是，當根據邏輯比較部的判斷結果而儲存不良單元或者不良區塊的位址(以下，稱為不良位址)時，無法特定哪個組產生了不良，因此無法利用恢復電路4進行適當的替代。

如此問題並不限於多組記憶體，在對單一的測試端子連接多個DUT的情況下亦會發生如此問題。

本發明是鑒於如此課題研製而成者，其目的在於提供一種在對單一的測試端子輸入多個資料時，可以適當地進行檢查的測試裝置。

本發明的一形態是有關於一種測試裝置，其將至少一個被測試元件中所含的多個相同電路要素作為檢查對象，並判斷自上述多個相同電路要素所輸出的被測試資料與期望值是否一致。該測試裝置具備：多個測試端子，該等多個測試端子中被輸入有自多個相同電路要素所輸出的被測試資料；以及多個邏輯比較器，可以將該些邏輯比較器指定分配至多個測試端子中的任意測試端子，並判斷已輸入至被分配的測試端子中的被測試資料與其期望值是否一致。多個相同電路要素分別具有相互對應的端子，自各相同電路要素所對應的端子輸出具有共通的檢查項目的被測試資料，且多個測試端子分別共通地連接有多個相同電路要素所對應的端子時，根據連接於該測試端子的上述相同電路要素個數，來分配該測試端子相對應的邏輯比較器。 當某個相同電路要素輸出被測試資料時，使對該相同電路要素而分配的邏輯比較器進行動作。此外，更具備多個多工器，該等多個多工器對應上述多個邏輯比較器而設置，接收輸入至上述多個測試端子中的多個資料，選擇任一資料並輸出至所對應的上述邏輯比較器中。

所謂「相同電路要素」，是指構成相同的電路區塊或積體電路(IC，Integrated Circuit)、或者功能相同的電路區塊或IC。

根據該形態，可以將邏輯比較器針對任意測試端子而分配，因此在對某個測試端子輸入來自單一的快閃記憶體內的多個組的資料的情況下，或者輸入來自多個不同元件檢查項目共通的資料的情況下，可以根據上述資料的輸出源(產生源)、即相同電路要素，來切換邏輯比較器並適當地進行檢查。

根據該形態，可以藉由設置多工器，而對某個測試端子分配多個邏輯比較器。

被測試元件可以是具有以恢復電路為n個(n為2或2以上的整數)組單位的多組記憶體，多個相同電路要素亦可以為多個組。

此時，可以對應每個組而個別地取得測試結果以及不良記憶體單元的位址。

在該被測試元件之多組記憶體內，n組的對應輸入輸出端子是共通地連接，自第i個(1≦i≦n)組讀出資料時，各測試端子中輸入有來自第i個組的資料，測試裝置可以 對各測試端子分配n個多工器，選擇來自被分配有多工器的測試端子的資料，並且於對第i個組進行測試時使第i個多工器所對應的邏輯比較器進行動作。

此時，可以使與當前正動作著的組對應的邏輯比較器適當地進行動作。

測試裝置，將共通地連接於上述多個測試端子的n個上述被測試元件作為檢查對象，上述多個相同電路要素分別包含於上述n個被測試元件中，自第i個(1≦i≦n)被測試元件中讀出資料時，可以對各測試端子輸入來自第i個被測試元件的資料。測試裝置可以對各測試端子分配n個多工器，選擇來自被分配有多工器的測試端子的資料，並且於對第i個被測試元件進行測試時，使與第i個多工器對應的邏輯比較器進行動作。

此時，可以使與當前正動作著的被測試元件對應的邏輯比較器適當地進行動作。

多個多工器以及多個邏輯比較器，亦可對應所有測試端子而設置。

多個多工器以及多個邏輯比較器各自的個數，亦可與測試端子的個數一致。

多個多工器以及多個邏輯比較器，亦可相對於多個測試端子而冗餘地設置。

一形態的測試裝置，除了具備對應每個測試端子的多個多工器以及多個邏輯比較器以外，亦可更具備至少一個備用多工器、以及對應備用多工器而設置的至少一個備用 邏輯比較器。

一形態的測試裝置亦可具備對應多個測試端子而設置的多個分工器(demultiplexer)，來代替多個多工器。各分工器亦可以將已輸入至所對應的測試端子中的資料，輸出至多個邏輯比較器中經選擇的任一者。

另外，將以上構成要素的任意的組合、本發明的構成要素或表現於方法、裝置等之間相互替換而成者，亦可有效地作為本發明的形態。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

根據本發明，在對某個測試端子輸入來自單一的快閃記憶體內的多個組的資料的情況下，或者輸入來自多個不同元件的資料的情況下，可以根據上述資料的輸出源(產生源)，來切換邏輯比較器並加以使用，從而可以適當地進行檢查。

以下，根據較佳的實施形態，參照圖式對本發明加以說明。對各圖式中所示的相同或者同等的構成要素、構件、處理附上相同的符號，並適當地省略重複的說明。而且，實施形態為例示，而並非限定發明，實施形態所述的所有特徵或其組合，非必限定為發明的本質性內容。

於本說明書中，所謂「構件A連接於構件B的狀態」，包含構件A與構件B物理地直接連接的情形，亦包含構件 A與構件B經由不影響電性連接狀態的其他構件而間接連接的情形。

同樣，所謂「構件C設置於構件A與構件B之間的狀態」，除了包含構件A與構件C、或者構件B與構件C直接連接的情形以外，亦包含經由不影響電性連接狀態的其他構件而間接連接的情形。

圖2是表示實施形態的測試裝置100的構成的方塊圖。測試裝置100判斷自DUT200所輸出的被測試資料與期望值是否一致。具體來說，測試裝置100將至少一個DUT200中所包含的多個相同電路要素作為檢查對象，來判斷自多個相同電路要素所輸出的被測試資料與期望值是否一致。

以下，設定DUT200為多組的NAND型快閃記憶體。測試裝置100對針對DUT(以下，亦稱為被測試記憶體)200的每組的不良區塊進行檢測，並停止重複的檢查，從而提高測試的處理量(throughput)，並且對藉由記憶體單元中所設置的恢復電路4而應恢復的不良區塊的位址進行特定。

測試裝置100具備時序(timing)產生器102、圖案產生器104、波形整形器106、寫入驅動器(write driver)108、比較器(comparator)110、邏輯比較部112、失效記憶體(fail memory)114、以及良否判斷部116。

圖案產生器104生成時序設定信號(以下，稱為「TS(Timing Set)信號」)，並將該TS信號供給至時序產生器 102中。時序產生器102根據由TS信號所指定的時序資料，而產生週期時脈CKp以及延遲時脈CKd，並將週期時脈CKp供給至圖案產生器104中，將延遲時脈CKd供給至波形整形器106中。接著，圖案產生器104產生表示DUT200所具有的多個記憶區域即區塊的各自的位址ADD、以及應寫入至各多個區塊的多個測試圖案資料Dt，並供給至波形整形器106中。

波形整形器106根據自時序產生器102所供給的延遲時脈CKd，而生成測試圖案信號St，該測試圖案信號St與圖案產生器104所產生的測試圖案資料Dt相對應。接著，波形整形器106經由寫入驅動器108，而向被測試記憶體200供給由圖案產生器104所供給的位址ADD、以及已生成的測試圖案信號St。

而且，圖案產生器104預先產生，被測試記憶體200根據位址ADD以及測試圖案信號St而應輸出的輸出資料即期望值資料Dexp，並供給至邏輯比較部112中。

比較器110自DUT200讀出與位址ADD相對應的資料Do，並向邏輯比較部112輸出。邏輯比較部112，將自被測試記憶體200讀出的資料Do與自圖案產生器104供給的期望值資料Dexp進行比較，當輸出資料Do與期望值資料Dexp不一致時，輸出失效資料Df。

失效記憶體114對應圖案產生器104所產生的位址ADD，而依序儲存邏輯比較部112所輸出的失效資料Df。而且，失效記憶體114對邏輯比較部112所輸出的失效資 料每組的數量進行計數。並且，良否判斷部116根據失效記憶體114所儲存的失效資料、以及失效記憶體114所計數的失效資料的數量，來進行被測試記憶體200的良否判斷。

於圖2中，為了便於理解而多個資料線以及位址線表示為一根，但在實際電路中設置有與DUT200的匯流排寬度相應的根數的資料線、位址線。

圖3是表示圖2的邏輯比較部112的構成的方塊圖。邏輯比較部112具備：多個測試端子P1、P2、…(根據需要統稱為測試端子P)；多個多工器MUX1、MUX2、…(根據需要統稱為多工器MUX)；多個邏輯比較器CMP1、CMP2、…(根據需要統稱為邏輯比較器CMP)；以及控制部10。

多個測試端子P1~P8中被輸入有自DUT200(多個相同電路要素)所輸出的多個資料Do1~Do8。測試端子P以及資料Do的個數為任意的，可以根據DUT200的種類及匯流排寬度來決定。

各多工器MUX具備多個輸入端子1~8。各多工器MUX的輸入端子1~8中，分別輸入有輸入至多個測試端子P1~P8中的資料Do1~Do8。各多工器MUX選擇多個資料Do1~Do8中的任一者並加以輸出。另外，於多工器MUX的前段或者後段，設置有圖2所示的比較器(輸入緩衝器(buffer))110。

多個邏輯比較器CMP1~CMP4對應多個多工器 MUX1~MUX4而設置。邏輯比較器CMPi(i為自然數)判斷由對應的多工器MUXi而選擇的資料Doi、與其期望值Dexpi是否一致。各邏輯比較器CMP輸出圖2的失效資料Df。

各邏輯比較器CMP1~CMP4構成為可分配多個測試端子P1~P8中的任意測試端子，並判斷已輸入至被分配的測試端子中的被測試資料與其期望值是否一致。

控制部10指示各多工器MUX1~MUX4應選擇已輸入至多個測試端子P中的多個資料Do中的哪一個。而且，藉由未圖示的圖案產生器(圖2的104)而生成比較有效週期信號MUT1~MUT4，並指示邏輯比較器CMP1~CMP4應進行比較動作的時序。

以下，假設多個相同電路要素分別具有相互對應的端子，並自各相同電路要素的對應的端子輸出具有共通的檢查項目的被測試資料的情況，而對測試裝置100的動作進行說明。

總體而言，當多個相同電路要素的對應的端子共通連接於各多個測試端子時，測試裝置100對各測試端子分配與連接於該測試端子的相同電路要素的個數相對應的邏輯比較器，當某個相同電路要素輸出被測試資料時，使對該相同電路要素而分配的邏輯比較器進行動作。以下，進行具體說明。

DUT200是具有n個(n為2或2以上的整數)組的多組記憶體，且於多個組之間輸入輸出端子共通化。當自 第i個(1≦i≦n)組讀出資料時，各測試端子P1~P8中被輸入來自第i個組的資料。各組相當於相同電路要素。

測試裝置100對各測試端子P分配n個多工器MUX，並選擇來自被分配有多工器MUX的測試端子P的資料Do。進而，當對第i個組進行測試時，使與第i個多工器MUX相對應的邏輯比較器CMP進行動作。

具體來說，在對兩組記憶體進行檢查時，對各測試端子分配有兩個多工器MUX。即，對測試端子P1分配有多工器MUX1、MUX2，並對測試端子P2分配有多工器MUX3、MUX4。亦對其他測試端子分別分配有兩個多工器。

多工器MUX1、MUX2選擇被分配的測試端子P1的資料Do1，並輸出至邏輯比較器CMP1中。而且，多工器MUX3、MUX4選擇被分配的測試端子P2的資料Do2，並輸出至邏輯比較器CMP2中。

以上是測試裝置100的構成。其次，對測試裝置100的動作加以說明。圖4是表示圖3的邏輯比較部112的動作狀態的時序圖。圖4中自上而下依次表示輸出資料Do1、比較有效週期信號MUT1、MUT2。如圖所示，當輸出資料Do1是來自第一組BANK1的資料時，比較有效週期信號MUT1變為高位準(high level)，邏輯比較器CMP1活動(active)。另外，當輸出資料Do1是來自第二組BANK2的資料時，邏輯比較器CMP2活動。控制部10藉由參照位址ADD而取得存取目的地的組，並使與存取目的地的 組相對應的比較有效週期信號MUT變為高位準。

對於輸出資料Do2而言，亦與圖4相同，根據存取目的地的組而切換比較有效週期信號MUT3、MUT4的位準(level)。

如此，根據實施形態的測試裝置100，對一個測試端子分配與組的個數相對應的邏輯比較器CMP，藉此可以對應每組而對不良區塊進行特定，且可對應每組而保持不良區塊的位址。

其結果為，當發現某個組的某個區塊不良時，可以僅對該不良區塊停止其後的測試。進而，可以利用恢復電路4內的單元來替換每組的不良區塊。

就其他觀點而言，實施形態的邏輯比較部112是多個多工器MUX以及多個邏輯比較器CMP對應所有的測試端子P的每一個而設置著。而且，當對輸入至任一測試端子(例如P1)中的資料(Do1)進行檢查時，除了該測試端子(P1)上所設置的邏輯比較器(CMP1)之外，亦可對該測試端子分配其他邏輯比較器，即無須進行資料判斷的邏輯比較器。例如，當測試端子P5是與DUT200的晶片賦能端子或晶片選擇端子、允許寫入端子(Write Enable terminal)或允許讀取端子(Read Enable terminal)連接的驅動端子(drive pin)時，與測試端子P5對應的邏輯比較器(未圖示)閒置。因此，藉由多工器而對測試端子P1分配如此的閒置邏輯比較器CMP，藉此可以有效地活用有限的硬體資源。即，與習知的測試裝置相比，即便不增加 邏輯比較器CMP的個數，亦可對多組記憶體進行檢查。即，於一實施形態中，多個多工器MUX以及多個邏輯比較器CMP各自的個數亦可與測試端子的個數一致。

而且，可以藉由設置多工器，而靈活地對各測試端子分配多個邏輯比較器CMP。其結果為，可以不受DUT200的端子數量、端子配置等的條件束縛而適當地進行檢查。

當DUT200的組數較多時，除了具備對應每個測試端子而設置的多工器以及邏輯比較器之外，亦可更具備較多的多工器以及邏輯比較器。即，多個多工器MUX以及多個邏輯比較器CMP各自的個數亦可比測試端子的個數多。

圖5是表示變形例的邏輯比較部112a的構成的方塊圖。邏輯比較部112a除了具備對應每個測試端子的多工器MUX1、MUX2…以及對應每個測試端子的邏輯比較器CMP1、CMP2…之外，亦包括備用多工器MUXs1、MUXs2、MUXs3、…以及備用邏輯比較器CMPs1、CMPs2、CMPs3…。即，多個多工器MUX以及多個邏輯比較器CMP相對於多個測試端子而冗餘地設置著。

當對通常的單組的記憶體進行檢查時，不使用備用多工器MUXs以及備用邏輯比較器CMPs，而使用對應每個測試端子的多工器MUX1、MUX2…以及對應每個測試端子的邏輯比較器CMP1、CMP2…。

通常，對應每個測試端子P而設置的邏輯比較器CMP，與用以接收已輸入至測試端子P中的信號的輸入緩衝器(或者輸入比較器)一同構成。進而，用以對測試端 子P輸出信號的輸出緩衝器(驅動器)與輸入緩衝器成對(pair)地構成。相對於此，於一實施形態中，亦可為不設置與備用邏輯比較器CMPs相對應的輸出緩衝器之構成。此時，可以減小電路面積。

圖6是表示圖5的邏輯比較部112a的動作狀態的時序圖。以四組記憶體為對象，來對檢查被輸入至測試端子P1中的資料Do1時的動作進行說明。此時，對測試端子P1分配四個成對的多工器以及邏輯比較器，且對四個組分別分配各對多工器以及邏輯比較器。四個多工器以及四個邏輯比較器可自通常的邏輯比較器或者備用的邏輯比較器中分配。例如，除了對測試端子P1而設置的一對多工器MUX1、邏輯比較器CMP1之外，亦可對測試端子加配備用多工器MUXs1~MUXs3以及備用邏輯比較器CMPs1~CMPs3。

同樣，對於測試端子P2而言，除了分配有多工器MUX2、邏輯比較器CMP2之外，亦可加配備用多工器MUXs4~MUXs6(未圖示)以及備用邏輯比較器CMPs4~CMPs6(未圖示)。對於以後的測試端子P3、P4…而言亦相同。

並且，控制部10選擇被輸入至測試端子P1中的資料Do1並使其分別輸出至四個多工器MUX1、MUXs1~MUXs3中。當資料Do1為依序來自第一組至第四組的資料時，與來自各組的資料同步，比較有效週期信號MUT1、MUTs1、MUTs2、MUTs3依序變為高位準，且必要的邏輯 比較器活動。

圖5的變形例中，設置若干個冗餘的備用邏輯比較器，藉此在對多組記憶體進行檢查時，可以對一個測試端子分配多個邏輯比較器。

上述實施形態為例示，本領域的技術人員應瞭解上述各構成要素及各處理製程的組合可以實施各種變形例，且如此的變形例亦屬於本發明的範圍。

實施形態中，對以多組記憶體作為檢查對象的情形進行了說明，但測試裝置100的檢查對象並不限定於此。例如，亦可用於對連接於共通的匯流排上的多個元件同時進行檢查的情形。

即，測試裝置100亦可將共通地連接於多個測試端子P1~P8的n個被測試元件作為檢查對象。自第i個(1≦i≦n)被測試元件讀出資料時，各測試端子中被輸入有來自第i個被測試元件的資料。此時，測試裝置100對各測試端子分配n個多工器，並選擇來自被分配有多工器的測試端子的資料。進而，在對第i個被測試元件進行測試時，使與第i個多工器相對應的邏輯比較器進行動作。

即，測試裝置100可以廣泛用於對一個測試端子，分時輸入來自不同的多個元件或記憶體區域的多個資料的用途。

實施形態中，對藉由多工器而將資料分配至邏輯比較器CMP中的情形進行了說明，但亦可設置多個分工器來代替多個多工器。各分工器將已輸入至對應的測試端子中 的資料，輸出至多個邏輯比較器中經選擇的任一者。此時，亦可進行與實施形態相同的動作。

本發明的技術思想，除了申請專利範圍中所揭示的內容、或者其替代之外，亦可以如下方式來把握。

1.本發明的一形態是有關於一種測試裝置，其判斷自被測試元件輸出的被測試資料與期望值是否一致。該測試裝置具備：多個測試端子，該等多個測試端子中被輸入有自被測試元件輸出的多個資料；多個多工器，其等接收輸入至多個測試端子中的多個資料，並選擇其中任一資料後加以輸出；以及多個邏輯比較器，其等對應多個多工器而設置，並判斷由對應的多工器所選擇的資料與其期望值是否一致。

根據該形態，可以藉由設置多工器，而對某個測試端子分配多個邏輯比較器。其結果為，在對該測試端子輸入來自單一的快閃記憶體內的多個組的資料的情況下、或輸入來自多個不同元件的資料的情況下，可以根據該資料的輸出源(產生源)，來切換邏輯比較器以適當地進行檢查。

2.被測試元件可以是具有n個(n為2以上的整數)組的多組記憶體，亦可於多個組之間輸入輸出端子共通化。當自第i個(1≦i≦n)組讀出資料時，各測試端子中被輸入有來自第i個組的資料。測試裝置可以對各測試端子分配n個多工器，並選擇來自已被分配有多工器的測試端子的資料，並且可以在對第i個組進行測試時，使與第i個多工器相對應的邏輯比較器進行動作。

此時，可以使與當前正動作著的組相對應的邏輯比較器適當地進行動作。

3.測試裝置亦可將共通地連接於多個測試端子的n個被測試元件作為檢查對象。當自第i個(1≦i≦n)被測試元件讀出資料時，各測試端子中被輸入有來自第i個組的資料。測試裝置亦可以對各測試端子分配n個多工器，並選擇來自被分配有多工器的測試端子的資料，並且可以在對第i個被測試元件進行測試時，使與第i個多工器相對應的邏輯比較器進行動作。

此時，可以使與當前正動作著的被測試元件相對應的邏輯比較器適當地進行動作。

4.多個多工器以及多個邏輯比較器，亦可對應所有的測試端子而設置。

5.多個多工器以及多個邏輯比較器各自的個數，亦可與測試端子的個數一致。

6.多個多工器以及多個邏輯比較器，亦可相對於多個測試端子而冗餘地設置。

7.一形態的測試裝置，除了具備對應每個測試端子的多個多工器以及多個邏輯比較器之外，亦可更具備至少一個備用多工器、以及對應備用多工器而設置的至少一個備用邏輯比較器。

8.一形態的測試裝置，亦可具備對應多個測試端子而設置的多個分工器，來代替多個多工器。各分工器亦可將已輸入至對應的測試端子中的資料，輸出至多個邏輯比較 器中經選擇的任一者。

9.即便於設置分工器來代替多工器的情形，當對某個測試端子輸入來自單一的快閃記憶體內的多個組的資料的情況下、或者輸入來自多個不同的元件的資料的情況下，可以根據該資料的輸出源(產生源)，而切換邏輯比較器並適當地進行檢查。

根據實施形態對本發明進行了說明，但實施形態僅是表示本發明的原理、應用者，在不脫離申請專利範圍所規定的本發明的思想的範圍內，實施形態中可以實施多種變形例或配置的變更。

[產業上之可利用性]

本發明可以用於半導體測試。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1~8‧‧‧輸入端子

2‧‧‧記憶體單元

4‧‧‧恢復電路

10‧‧‧控制部

100‧‧‧測試裝置

102‧‧‧時序產生器

104‧‧‧圖案產生器

106‧‧‧波形整形器

108‧‧‧寫入驅動器

110‧‧‧比較器

112、112a‧‧‧邏輯比較部

114‧‧‧失效記憶體

116‧‧‧良否判斷部

200、200a‧‧‧DUT

ADD‧‧‧位址

BANK1‧‧‧第一組

BANK2‧‧‧第二組

BANK3‧‧‧第3組

BANK4‧‧‧第4組

CKd‧‧‧延遲時脈

CKp‧‧‧週期時脈

CMP、CMP1~CMP4‧‧‧邏輯比較器

CMPs、CMPs1~CMPs3‧‧‧備用邏輯比較器

Dexp‧‧‧期望值資料

Df、Df1~Df4‧‧‧失效資料

Do、Do1~Do8‧‧‧資料

Dt‧‧‧測試圖案資料

MUT1~MUT4‧‧‧比較有效週期信號

MUX、MUX1~MUX4‧‧‧多工器

MUXs、MUXs1~MUXs3‧‧‧備用多工器

P1~P8‧‧‧測試端子

Pio1~Pio8‧‧‧輸入輸出端子

St‧‧‧測試圖案信號

TS‧‧‧時序設定

圖1是表示具有多組構成的NAND型快閃記憶體的構成的方塊圖。

圖2是表示實施形態的測試裝置的構成的方塊圖。

圖3是表示圖2的邏輯比較部的構成的方塊圖。

圖4是表示圖3的邏輯比較部的動作狀態的時序圖。

圖5是表示變形例的邏輯比較部的構成的方塊圖。

圖6是表示圖5的邏輯比較部的動作狀態的時序圖。

100‧‧‧測試裝置

102‧‧‧時序產生器

104‧‧‧圖案產生器

106‧‧‧波形整形器

108‧‧‧寫入驅動器

110‧‧‧比較器

112‧‧‧邏輯比較部

114‧‧‧失效記憶體

116‧‧‧良否判斷部

200‧‧‧DUT

ADD‧‧‧位址

CKd‧‧‧延遲時脈

CKp‧‧‧週期時脈

Dexp‧‧‧期望值資料

Df‧‧‧失效資料

Do‧‧‧資料

Dt‧‧‧測試圖案資料

St‧‧‧測試圖案信號

TS‧‧‧時序設定

Claims (9)

1. 一種測試裝置，其將至少一個被測試元件中所包含的多個相同電路要素作為檢查對象，來判斷自上述多個相同電路要素所輸出的被測試資料與期望值是否一致，上述測試裝置的特徵在於具備：多個測試端子，該等多個測試端子中被輸入有自上述多個相同電路要素所輸出的被測試資料；以及多個邏輯比較器，可以將該些邏輯比較器指定分配至上述多個測試端子中的任意測試端子，並判斷已輸入至被分配的測試端子中的被測試資料與其期望值是否一致；且上述多個相同電路要素分別具有相互對應的端子，自各相同電路要素所對應的端子，輸出具有共通的檢查項目的被測試資料，且上述多個測試端子分別共通地連接有上述多個相同電路要素所對應的端子時，根據連接於該測試端子的上述相同電路要素的個數，來分配該測試端子相對應的邏輯比較器，當某個相同電路要素輸出被測試資料時，使對該相同電路要素分配的邏輯比較器進行動作，更具備多個多工器，該等多個多工器對應上述多個邏輯比較器而設置，接收輸入至上述多個測試端子中的多個資料，選擇任一資料並輸出至所對應的上述邏輯比較器中。
2. 如申請專利範圍第1項所述之測試裝置，其中上述被測試元件是具有以恢復電路為單位的n個(n為2或2以上的整數)組的多組記憶體，且上述多個相同電路要素為多個組。
3. 如申請專利範圍第2項所述之測試裝置，其中在該被測試元件之多組記憶體內，n組的對應輸入輸出端子是共通地連接，且自第i個(1≦i≦n)組中讀出資料時，各測試端子中輸入有來自第i個組的資料，並且上述測試裝置對各測試端子分配n個多工器，並選擇來自所分配的測試端子的資料，並且在對第i個組測試時，使與第i個多工器相對應的上述邏輯比較器進行動作。
4. 如申請專利範圍第1項所述之測試裝置，其中上述測試裝置，將共通地連接於上述多個測試端子的n個上述被測試元件作為檢查對象，且上述多個相同電路要素分別包含於上述n個被測試元件中，當自第i個(1≦i≦n)被測試元件讀出資料時，各測試端子中被輸入有來自第i個被測試元件的資料，且上述測試裝置，對各測試端子分配n個多工器，並選擇來自被分配有多工器的測試端子的資料，並且在對第i個被測試元件進行測試時，使與第i個多工器相對應的上述邏輯比較器進行動作。
5. 如申請專利範圍第1項所述之測試裝置，其中上述多個多工器以及上述多個邏輯比較器，對應所有的測試端子而設置。
6. 如申請專利範圍第1項所述之測試裝置，其中上述多個多工器以及上述多個邏輯比較器各自的個數，與上述測試端子的個數一致。
7. 如申請專利範圍第1項所述之測試裝置，其中上述多個多工器以及上述多個邏輯比較器，相對於上述多個測試端子而冗餘地設置。
8. 如申請專利範圍第1項所述之測試裝置，其除了具備對應每個測試端子的上述多個多工器以及上述多個邏輯比較器之外，更具備至少一個備用多工器，以及對應上述備用多工器而設置的至少一個備用邏輯比較器。
9. 如申請專利範圍第1項所述之測試裝置，其中具備的對應上述多個測試端子而設置的多個多工器，可用多個分工器來代替上述多個多工器，且各分工器可將已輸入至對應的測試端子中的資料，輸出至上述多個邏輯比較器中經選擇的任一者。